孔得斌，喬樹山，袁甲

中國科學(xué)院微電子研究所，北京100029

隨著近年來市場對低功耗電子設(shè)備需求的激增，功耗已取代高性能成為大部分電路設(shè)計的重點關(guān)注對象[1]。由于靜態(tài)隨機存儲器（SRAM）在片上系統(tǒng)（SoC）功耗中的占比較大，低功耗的SRAM設(shè)計是必要且有吸引力的。降低電源電壓能夠成平方倍地減小動態(tài)功耗、線性地降低漏電功耗，因此將電源電壓降低到近閾值或亞閾值區(qū)一直是低功耗邏輯電路和SRAM電路的研究重點[2]。在近閾值或亞閾值區(qū)，隨機摻雜漲落和線邊緣粗糙加劇工藝偏差和器件失配[3]，并且工藝電壓溫度PVT偏差對金屬氧化物半導(dǎo)體（MOS）管的驅(qū)動電流具有指數(shù)級的影響，此外顯著減小的MOS 管開關(guān)電流比使讀操作時訪問單元的正常放電電流和非訪問單元的積累漏電流之間的界限模糊，這會造成更慢甚至錯誤的讀操作。管子尺寸方面，傳統(tǒng)6T 單元的寫能力和讀穩(wěn)定性對管子尺寸具有不一致的需求，并且低壓下由于閾值偏差帶來的影響加劇，依靠管子尺寸調(diào)節(jié)來獲得充足讀穩(wěn)定性和寫能力的方式不再奏效。以上所有因素決定了傳統(tǒng)6T單元不能工作在近閾值或亞閾值區(qū)。

為了獲得低壓SRAM，一方面不同的寫輔助或讀輔助策略被用來降低6T SRAM 的工作電壓，字線電壓抬升技術(shù)[4]、電源電壓降低技術(shù)[5]和位線負(fù)偏壓技術(shù)[6]是提升6T單元寫能力的主要技術(shù)手段，但是字線電壓抬升技術(shù)會降低同一行上半選單元的讀穩(wěn)定性，電源電壓降低技術(shù)會降低同一電源線上半選單元的保持穩(wěn)定性，位線負(fù)偏壓技術(shù)采用的大電容會犧牲面積和功耗。讀輔助方面，參考文獻[7]采用字線電壓抑制的方式犧牲讀速度換取讀穩(wěn)定性；參考文獻[8]采用位線電壓抑制的方式提升讀穩(wěn)定性，但過低的位線電壓同樣會降低單元的讀穩(wěn)定性，產(chǎn)生期望的中間電壓比較困難。

另一方面各種新單元被提出以解決6T單元面臨的挑戰(zhàn)。讀寫端口分離的8T單元[9,10]和10T單元[11]通過將存儲節(jié)點與讀位線隔離使單元的讀噪聲容限（RSNM）等于保持噪聲容限（HSNM）從而大大提升了自身讀穩(wěn)定性。隨著電壓的降低SRAM發(fā)生軟錯誤的概率增大[12]，有必要基于位交織結(jié)構(gòu)實施檢錯糾錯方案[13]。不幸的是讀寫端口分離的單元不適用于位交織結(jié)構(gòu)，否則同一行上的半選單元在寫操作時會受到讀干擾[14]，并且8T和10T單元結(jié)構(gòu)的單端讀特性會使訪問速度降低，此外額外的讀位線增加了漏電功耗。

總之考慮到穩(wěn)定性、軟錯誤、訪問速度和功耗等因素，差分讀取、抗噪聲干擾并具有位交織能力的單元的設(shè)計對于低電壓SRAM設(shè)計來說是有競爭力和吸引力的。

1 對比單元

經(jīng)典6T 單元結(jié)構(gòu)如圖1(a)所示，該單元由上拉管PU、下拉管PD 和訪問管PG 三部分組成，由于寫操作時同一行上的半選單元存在讀干擾，位交織的6T SRAM不能采用字線電壓抬升和電源電壓降低的寫輔助策略。差分10T單元如圖1(b)所示[15]，該10T單元讀穩(wěn)定性較高并且適用于位交織結(jié)構(gòu)，但是低壓下受存儲數(shù)據(jù)模式和PVT偏差的影響，差分10T 單元的讀速度降低甚至?xí)霈F(xiàn)讀錯，這限制了其工作電壓的降低。參考文獻[16]提出了如圖1(c)所示的施密特結(jié)構(gòu)單元SC，得益于內(nèi)部的反饋機制，SC單元的噪聲容限和寫能力相比于6T單元都有所提升，但放電路徑上堆疊的NMOS導(dǎo)致讀速度降低并且同一行上的半選單元同樣存在穩(wěn)定性問題。參考文獻[17]提出了如圖1(d)所示的SC 12T 單元，該單元的讀穩(wěn)定性相較于SC 單元進一步提升，為了改善寫能力，SC 12T 單元采用混合閾值設(shè)計方法，N7和N10為低閾值管，其余部分為常規(guī)閾值管，這種混合閾值設(shè)計降低了RSNM、增加了位線漏電。

圖1 對比單元Fig.1 Previous bitcells

2 新型12T單元

為了彌補6T、差分10T、SC 和SC 12T 單元的不足，本文設(shè)計了一種穩(wěn)定的、適用于位交織結(jié)構(gòu)的新型亞閾值12T單元，如圖2所示。12T單元由4部分組成，分別為對稱的訪問部分（NAL1，NAL2，NAR1，NAR2）、背靠背反相器部分（PL1，NL1，PR1，NR1）、讀操作放電管部分（NLD1，NRD1）和位線漏電補償BLLC 部分（PLD1，PRD1）。新型12T 單元中堆疊的寫訪問管降低了單元寫能力、額外的漏電路徑增加了靜態(tài)功耗，本文采用混合閾值的設(shè)計方法解決這兩個問題。讀放電路徑上NAL1、NLD1、NAR1 和NRD1 采用常規(guī)閾值管以均衡讀速度和位線漏電流；為了提升寫能力降低單元漏電，NAL2和NAR2采用低閾值管而PL1、PR1、NL1和NR1采用高閾值管；考慮到對位線的漏電補償能力，將PLD1和PRD1設(shè)置為常規(guī)閾值管。需要注意的是BLLC 的使用會削弱單元保持1 的能力，因此HSNM降低，此外更多的管子和多閾值技術(shù)的使用增加了單元的面積。

圖2 多閾值12T單元Fig.2 Multi-vth 12T bitcell

3 仿真對比

基于中芯國際SMIC 55nmLL 低漏電工藝，采取HSPICE 仿真的方式，本節(jié)給出了幾種單元在讀穩(wěn)定性、寫能力、漏電功耗、訪問速度、漏電補償?shù)确矫娴脑敿?xì)對比，充分證明了本文設(shè)計單元在低壓下的優(yōu)勢。

3.1 保持噪聲容限HSNM

在0.4V 25℃條件下對5 種單元的做1000 次蒙特卡羅仿真得到的保持噪聲容限正態(tài)分布擬合曲線如圖3 所示，曲線越瘦高則噪聲容限偏差越小，越靠近右側(cè)噪聲容限均值越大、穩(wěn)定性越好。圖4 給出了6T 和12T 單元的電壓傳輸特性曲線，即蝶形曲線，曲線所夾正方形的面積越小表明單元抗噪聲能力越差、穩(wěn)定性越差，相應(yīng)的在圖3中曲線越靠左，噪聲容限越小、穩(wěn)定性越差?？梢钥闯鱿啾扔?T 單元，12T單元的HSNM減小了14%，這種保持穩(wěn)定性損失是可以接受的，因為HSNM 不是限制單元低壓工作的關(guān)鍵因素。

圖3 保持噪聲容限正態(tài)分布擬合曲線Fig.3 HSNM normal distribution fitting curve

圖4 保持狀態(tài)電壓傳輸特性曲線Fig.4 Voltage transfer curve at hold state

3.2 讀噪聲容限RSNM

在0.4V 25℃條件下對5 種單元的做1000 次蒙特卡羅仿真得到的讀噪聲容限正態(tài)分布擬合曲線如圖5所示。圖6給出了讀操作的電壓傳輸特性曲線。

圖5 讀噪聲容限正態(tài)分布擬合曲線Fig.5 RSNM normal distribution fitting curve

讀操作時，12T 單元的WL 打開、WWL 關(guān)閉，得益于BLLC 對讀噪聲的隔離作用，12T 單元的RSNM 相比于6T單元提升80%、相比于SC單元提升20%，讀穩(wěn)定性好。

3.3 寫噪聲容限WSNM與讀速度

寫操作時12T 單元的WL 和WWL 都使能有效，圖7 給出了蒙特卡羅仿真得出的寫噪聲容限均值WSNM 隨VDD的變化，其中WSNM的值越負(fù)代表單元的寫能力越強。得益于混合閾值的設(shè)計技術(shù)，12T單元的寫1能力和寫0能力都變強，在0.6V 及以下電壓下12T 單元相比其他4 種單元具有最強的寫能力，在0.4V 電壓下12T 單元寫能力相比于6T單元提升64%。

圖6 讀操作電壓傳輸特性曲線Fig.6 Voltage transfer curve at read state

圖7 WSNM均值隨VDD變化Fig.7 Mean WSNM vs VDD

讀速度由字線WL打開后位線形成50mV電壓差需要的時間表示，位線上的單元數(shù)量為64，仿真結(jié)果如圖8所示，可以看出SC 12T單元因為具有低閾值訪問管讀速度最快，但犧牲了大量RSNM。SC單元放電路徑上堆疊的NMOS管使其訪問速度最慢。因同一條位線上非訪問單元的漏電，10T 單元的讀速度比6T 和12T 單元慢。6T 單元和12T 單元因為都具有位線漏電補償能力，二者訪問速度相當(dāng)。

3.4 漏電流與位交織

單元的總漏電包括電源VDD的漏電（latch部分）和經(jīng)兩條位線的漏電，5種單元的漏電流隨工作電壓的變化關(guān)系如圖9所示。SC 12T單元中低閾值訪問管使其漏電流遠(yuǎn)大于其他4種單元。由于高閾值管的使用，12T單元的漏電流稍低于6T單元。

圖8 歸一化讀出時間Fig.8 Normalized access time

圖9 漏電流與電壓關(guān)系Fig.9 Leakage current vs VDD

圖10 給出了12T 單元寫操作時選中單元、半選單元和未選中單元的狀態(tài)，可以看出同一行上的半選單元cell1和同一列上的半選單元cell 2 的內(nèi)部存儲節(jié)點都不會受位線電平的干擾，即12T單元適用于位交織結(jié)構(gòu)。

3.5 位線漏電補償與面積

圖10 寫操作時選擇單元、半選單元和未選單元Fig.10 Select,half-select and unselect cells during write operation

為了說明位線漏電流對讀操作的影響，對6T、10T 和12T 三種單元做1000 次蒙特卡羅瞬態(tài)仿真，結(jié)果如圖11所示。對于低壓工作的差分10T 單元來說位線上非訪問單元的總漏電可能超過正常的開啟電流，導(dǎo)致兩邊位線邏輯0和邏輯1界限模糊，感知裕量的消失使數(shù)據(jù)讀出失敗，并且位線漏電流對PVT 變化敏感且受存儲數(shù)據(jù)模式的影響，如果采用外圍電路補償位線漏電則會引入額外的能量消耗和速度損失。因此單元中自適應(yīng)地漏電補償功能對于可靠的數(shù)據(jù)讀出是必要的。12T 單元中BLLC 部分PMOS管能夠在讀操作時自適應(yīng)地補償位線漏電，因此感知裕量更大、讀速度更快。6T 單元也具有這種漏電補償能力。

圖12 給出了6T 單元和新型12T 單元的版圖結(jié)構(gòu)（SMIC 55nmLL工藝，采用普通邏輯電路DRC規(guī)則），最終6T單元的面積為1.62μm×0.57μm，12T單元的版圖面積為2.865μm×0.83μm，12T 單元的面積為6T 單元面積的2.58倍，面積增大的原因有兩個，一是12T單元中MOS管的數(shù)量多，二是多閾值的設(shè)計方法使部分有源區(qū)不能復(fù)用。

3.6 對比總結(jié)

5種單元各種指標(biāo)的仿真對比總結(jié)見表1，可以看出新型12T單元集合了其他4種單元的各種優(yōu)點，很好地均衡了穩(wěn)定性、寫能力、漏電與訪問速度，并且同時具有位線漏電補償和適用與位交織的特性。

圖11 漏電流與電壓關(guān)系Fig.11 Leakage current vs VDD

圖12 6T單元和12T單元版圖Fig.12 Layout of 6T cell and 12T cell

表1 對比總結(jié)Table 1 Summary comparisions

4 結(jié)束語

本文設(shè)計了一種讀穩(wěn)定性好、寫能力強、靜態(tài)功耗小、具有位線漏電補償能力并適用于位交織結(jié)構(gòu)的新型亞閾值12T單元，該12T單元能夠工作在更低的工作電壓下，因此在低電壓SRAM 設(shè)計領(lǐng)域更具有競爭力，芯片更低的工作電壓有利于降低航空電子設(shè)備的功耗。12T單元的缺點是面積較大。