陳迪平,張仁梓?,曹倫武,陳卓俊,曾健平
(1.湖南大學(xué)物理與微電子科學(xué)學(xué)院,湖南長沙 410082;2.湖南進(jìn)芯電子科技有限公司,湖南長沙 410205)
高速高精度模數(shù)轉(zhuǎn)換器(Analog to Digital Converter,ADC)是如今眾多高性能數(shù)模混合電路系統(tǒng)中不可或缺的部分[1-4].隨著工藝水平的提高以及便攜式電子設(shè)備的興起,高速低功耗ADC[5-6]也正成為研究熱點(diǎn).常見的ADC 有流水線型(Pipelined)[7-8]、逐次比較型(Successive Approximation Register,SAR)[9]、混合型(Pipelined-SAR)[10]、過采樣型(Sigma Delta,ΔΣ)[11]等,而Pipelined ADC 因其較快的速度、較高的精度以及適中的功耗而被廣泛應(yīng)用.
為達(dá)到低功耗Pipelined ADC 設(shè)計(jì)要求,研究者們提出了許多降低功耗方法,如運(yùn)放共享技術(shù)[12]、無前端采樣保持運(yùn)放技術(shù)(Sample-and-Hold Amplifier-less,SHA-less)[13-14]等.傳統(tǒng)Pipelined ADC 設(shè)計(jì)中,為使子ADC 和余量增益電路(Multiplying Digital-to-Analog Converter,MDAC)兩條路徑傳輸信號一致,信號通過采樣保持電路(Sample-and-Hold Amplifier,SHA)后才開始逐級量化.由于SHA 電路位于ADC 最前端,為達(dá)到高速高精度目的,系統(tǒng)對SHA 中運(yùn)放的增益與帶寬具有很高要求,從而消耗巨大功耗.因此,降低Pipelined ADC 功耗的一種有效方法是移除采樣保持運(yùn)放.SHA 電路具有穩(wěn)定兩條信號路徑一致性和電平轉(zhuǎn)移功能,移除采樣保持運(yùn)放會(huì)帶來孔徑誤差[14]及輸入信號范圍變小等問題.因此,采用SHA-less 電路,需要進(jìn)一步優(yōu)化設(shè)計(jì).
本文設(shè)計(jì)了一種適用于低功耗高精度SHA-less Pipelined ADC 的前端電路,改進(jìn)開關(guān)時(shí)序減小首級ADC 比較器導(dǎo)通時(shí)間來降低功耗和消除孔徑誤差,同時(shí)改進(jìn)傳統(tǒng)開關(guān)電容比較器輸入,使得ADC 可量化輸入信號電平達(dá)到0~3.3 V 滿電源電壓.所設(shè)計(jì)的電路應(yīng)用在一款中低端DSP 芯片中的低功耗12 位50MS_s_Pipelined ADC 進(jìn)行驗(yàn)證,采用0.18 μm 1P6M工藝進(jìn)行電路設(shè)計(jì)仿真及流片,測試結(jié)果良好.
圖1 所示為傳統(tǒng)前端SHA 電路原理圖.采樣相時(shí),開關(guān)S1閉合,S2斷開,采樣電容CS對輸入信號進(jìn)行采樣;保持相時(shí),開關(guān)S1斷開,S2閉合,電容CS上的電荷往反饋電容CF上進(jìn)行轉(zhuǎn)移,最終得到輸出Vout=VinCS/CF.在下一次采樣時(shí)刻到來前,輸出將保持不變.因此,在保持相,信號往首級子ADC 與MDAC 傳輸時(shí),兩條路徑不會(huì)存在偏差.同時(shí),若輸入信號電平超出首級ADC 量化范圍時(shí),可以通過設(shè)置合理的CS/CF比值,將輸入信號進(jìn)行電平變換后再進(jìn)行量化.
圖1 傳統(tǒng)前端采樣保持電路Fig.1 Traditional front-end SHA circuit
由于SHA 電路位于Pipelined ADC 最前端,因此系統(tǒng)對SHA 電路中運(yùn)放的增益與帶寬具有很高要求,導(dǎo)致SHA 電路消耗巨大功耗,通常占據(jù)整個(gè)系統(tǒng)功耗的30%[15]以上.因此,在低功耗Pipelined ADC 設(shè)計(jì)中,移除前端SHA 電路中的運(yùn)放顯得很有必要.SHA-less 的前端電路信號傳輸路徑如圖2 所示,輸入信號傳輸存在兩條路徑,一條為信號直接送入首級ADC 進(jìn)行量化,另一條為送入采樣電路.若兩條通道時(shí)間常數(shù)不匹配,將會(huì)產(chǎn)生孔徑誤差,從而降低整個(gè)系統(tǒng)量化精度.
圖2 SHA-less 前端電路示意圖Fig.2 SHA-less front-end circuit
Pipelined ADC 中常使用的開關(guān)電容比較器如圖3 所示,比較器輸出如式1 所示.
圖3 開關(guān)電容比較器Fig.3 Switched-capacitor comparator
由式(1)和圖3 可知,ADC 可量化的最大信號輸入電平為ΔVREF=VREFP-VREFN.增大ADC 可量化的輸入信號電平,只能增大基準(zhǔn)電壓VREFP、VREFN差值,但不能達(dá)到滿電源電壓輸入.考慮到Pipelined ADC 由多級子ADC 組成,若保持圖3 中電阻串阻值不變,增大基準(zhǔn)電壓VREFP-VREFN差值將會(huì)明顯增加功耗,同時(shí)對基準(zhǔn)電壓VREFP、VREFN產(chǎn)生電路的電流驅(qū)動(dòng)能力要求也增高,從而導(dǎo)致基準(zhǔn)電壓產(chǎn)生電路面積大幅增加;若增大電阻串阻值以降低功耗和基準(zhǔn)電壓產(chǎn)生電路的電流驅(qū)動(dòng)能力,由圖4 所示保持相比較器等效輸入可知,時(shí)間常數(shù)τ=Rep·VREFP、Co將會(huì)大幅增加,比較器工作速度降低,從而降低ADC 量化速度.因此,圖3 所示比較器電路不適合高輸入信號電平的SHA-less Pipelined ADC.
圖4 保持相比較器等效輸入Fig.4 Comparator equivalent input in maintain phase
圖5 為本文設(shè)計(jì)的SHA-less 前端電路結(jié)構(gòu)圖,電路為全差分結(jié)構(gòu),為簡化這里只給出單端電路圖.電路共有16 個(gè)比較器,可實(shí)現(xiàn)4 bit 首級子ADC 功能.圖中給出了部分開關(guān)時(shí)序,ADC 采樣開關(guān)φ1在采樣電容CS開關(guān)φs后導(dǎo)通,降低了比較器導(dǎo)通工作時(shí)間,進(jìn)一步減小部分電路功耗.因?yàn)椴蓸訒r(shí)刻不一致產(chǎn)生的誤差,可以通過兩條采樣路徑阻抗不匹配誤差進(jìn)行抵消以達(dá)到數(shù)字邏輯可校準(zhǔn)范圍.比較器改進(jìn)輸入可實(shí)現(xiàn)滿電源電壓輸入,具體工作原理后面將做詳細(xì)討論.
根據(jù)校正原理,總誤差需滿足式(2):
其中,總誤差包括比較器輸入失調(diào)、孔徑誤差、基準(zhǔn)源誤差等;VFS是ADC 滿輸入量程;AV是MDAC增益.本文設(shè)計(jì)中,ADC 輸入為滿電源電壓量程,即0~3.3 V;首級MDAC 增益為8.假設(shè)因?yàn)閮蓷l信號路徑不匹配帶來的孔徑誤差Verror_mismatch占總誤差的一半,則可得:
圖5 給出的部分開關(guān)時(shí)序圖,與傳統(tǒng)開關(guān)時(shí)序不同,為了減少比較器導(dǎo)通時(shí)間以降低ADC 功耗,比較器采樣開關(guān)φ1在采樣電容開關(guān)φS后導(dǎo)通.此處引起的誤差可以通過采樣路徑不匹配進(jìn)行抵消.假設(shè)輸入信號為一正弦波:
圖5 SHA-less 前端電路結(jié)構(gòu)圖Fig.5 SHA-less front-end circuit structure
采樣電容CS和ADC 分別在t1、t2時(shí)刻對輸入信號進(jìn)行采樣,兩條路徑產(chǎn)生的延遲分別為τ1、τ2.因此產(chǎn)生的誤差為:
輸入正弦波信號在過零處,式(5)所示的誤差將會(huì)呈現(xiàn)最大值:
通過合理設(shè)置開關(guān)φS和φ1尺寸,使得Δτ=τ1-τ2=RonsCS-Ron1CO與Δt=t1-t2相抵消,以使誤差最小.其中,Rons、Ron1分別為開關(guān)φS和φ1的導(dǎo)通阻抗.本設(shè)計(jì)通過不斷提取參數(shù)進(jìn)行后仿真來優(yōu)化電路設(shè)計(jì)與版圖匹配,使得在50 MS/s 采樣率下,輸入正弦波頻率達(dá)10 MHz 時(shí),孔徑誤差為11 mV,滿足式(3)要求且有較大余量.
由第1 節(jié)的分析可知,采用SHA-less 結(jié)構(gòu)后,首級ADC 能量化的最大輸入信號電平將會(huì)變小.如圖5 所示,本設(shè)計(jì)對傳統(tǒng)電容開關(guān)比較器輸入進(jìn)行改進(jìn),通過設(shè)置合理的VREFP、VREFN值,可以使得ADC達(dá)到0~3.3 V 的滿電源電壓輸入.
比較器輸出如式(7)所示.
由式(7)可知,輸入信號ΔVin=Vinp-Vinn,減去一個(gè)固定直流量ΔVREF=VREFP-VREFN后再與參考電壓做比較,實(shí)現(xiàn)了輸入信號電平變換的功能.因此,合理設(shè)置VREFP、VREFN的值,可以實(shí)現(xiàn)ADC 滿電源電壓的輸入.本設(shè)計(jì)中,Vrefp-Vrefn的取值為:
將式(8)代入式(7)中可得:
當(dāng)ADC 實(shí)現(xiàn)0~3.3 V 電源電壓滿幅輸入時(shí),需滿足以下條件:
因此可得VREFP-VREFN=1.65 V,結(jié)合電路設(shè)計(jì)的VREFP+VREFN共模值,便可確定VREFP、VREFN的值.圖6 為0~3.3 V 滿幅輸入時(shí),運(yùn)放輸出的曲線圖.由圖可以看出,ADC 可以實(shí)現(xiàn)0~3.3 V 滿電源電壓量化范圍.
本文設(shè)計(jì)的SHA-less 前端電路已成功應(yīng)用于一款12 位50 MS/s 的pipelined ADC 芯片中,結(jié)構(gòu)圖如圖7 所示.12 位50 MS/s 的pipelined ADC 采用4+3+3+3 的四級流水結(jié)構(gòu),為降低ADC 整體功耗,首級采用了本文設(shè)計(jì)的4bit SHA-less 結(jié)構(gòu),電路0.18 μm 1P6M 工藝進(jìn)行設(shè)計(jì)及流片.
圖6 MDAC 傳輸特性曲線Fig.6 MDAC transmission curve
圖8 為芯片照片圖,面積為1.95 mm2.
圖7 12 位pipelined ADC 結(jié)構(gòu)圖Fig.7 12-bit pipeline ADC structure
圖8 芯片照片圖Fig.8 Chip photo
圖9 為ADC 測試的線性度曲線,微分非線性(Differential NonLinearity,DNL) 誤差為-0.61/+0.61LSB,積分非線性(Integral NonLinearity INL)誤差為-0.82/+0.7LSB.
圖9 微分非線性/積分非線性Fig.9 DNL/INL
圖10 顯示了在3.3 V 電源電壓下,采樣率為50 MS/s、輸入信號為5.03 MHz 時(shí)的測試FFT 頻譜圖,信噪比(Signal to Noise Ratio,SNR)為65.03 dB,信噪失真比(Signal to Noise and Distoration Ratio,SNDR)為64.67 dB,無雜散動(dòng)態(tài)范圍(Spurious Free Dynamic Range,SFDR)為72.9 dB,整體功耗為65 mW.功耗與具有采樣保持運(yùn)放的相似架構(gòu)流水線ADC 相比[3],降低了40%.
圖10 50 MS/s 采樣率,5.03 MHz 輸入時(shí)的頻譜圖Fig.10 FFT under 50 MS/s sampling rate and 5.03 MHz input
表1 給出了文中所設(shè)計(jì)ADC 與部分參考文獻(xiàn)提出的ADC 性能對比,可以看出本文設(shè)計(jì)具有較小的功耗與精度、面積以及最大的輸入范圍.
表1 ADC 性能對比Tab.1 ADC performance comparison
本文提供了一種適用于低功耗Pipelined ADC設(shè)計(jì)的無采樣保持運(yùn)放的前端電路.改進(jìn)采樣開關(guān)時(shí)序減小了電路功耗,同時(shí)改進(jìn)傳統(tǒng)開關(guān)電容比較器輸入,使得ADC 可量化0~3.3 V 滿電源電壓輸入信號電平.將所設(shè)計(jì)的SHA-less 前端電路應(yīng)用在一款12 位50MS/s Pipelined ADC 進(jìn)行驗(yàn)證,采用0.18 μm 1P6M 工藝進(jìn)行流片,整體ADC 面積為1.95 mm2,測試結(jié)果良好.