孫晶茹 李夢圓 康可欣 邾少鵬 SunYichuang

①(湖南大學信息科學與工程學院 長沙 410082)

②(北京郵電大學電子工程學院 北京 100089)

③(英國赫特福德大學物理工程與計算機科學學院 哈特菲爾德 英國 AL10 9AB)

1 引言

隨著5G、人工智能、大數(shù)據(jù)、物聯(lián)網(wǎng)等技術的迅猛發(fā)展，傳統(tǒng)的存儲技術已無法滿足數(shù)據(jù)指數(shù)級增長的存儲要求，人們希望可以獲得尺寸更小、讀寫速度更快、穩(wěn)定性更好的存儲技術來滿足海量數(shù)據(jù)存儲要求[1]。

憶阻器于1971年由蔡少棠教授提出，直到2008年HP實驗室才發(fā)現(xiàn)了首個納米級憶阻器器件，憶阻器具有尺寸小、讀寫速度快、功耗低和易于與CMOS技術兼容等特性，一經(jīng)誕生就引起廣泛關注，圍繞憶阻器的研究從器件實現(xiàn)[2—4]、憶阻器電路模型[5]和憶阻器數(shù)學模型[6]等多方面展開，另外憶阻器在邏輯電路[7—10]、混沌電路[11—14]、神經(jīng)形態(tài)網(wǎng)絡[15—17]等領域得到廣泛應用[18]，特別在存儲器的設計中，憶阻器的小尺寸和非易失性，使其成為最具前景的非易失性存儲器技術。

最初基于憶阻器的存儲交叉陣列研究試圖利用憶阻器的阻變特性，實現(xiàn)多值存儲[19—21]，但是憶阻器阻值變化速度快，準確地設定憶阻器阻值較為困難，并且阻值極易受到讀寫電流及外界因素影響，產(chǎn)生阻值漂移，影響存儲器的穩(wěn)定性。研究表明，憶阻器具有電壓閾值特性，即當外加電壓超過憶阻器閾值電壓時，憶阻器會發(fā)生 Ron和Roff之間的阻值突變，而當外加電壓小于閾值電壓時，憶阻器阻值基本保持不變[22，23]。憶阻器的這一特性，使其更適用于需要穩(wěn)定狀態(tài)的邏輯電路及存儲器電路設計，如文獻[24]提出了一種具有穩(wěn)定特性的存儲單元，但該單元結(jié)構(gòu)由6T1M構(gòu)成，結(jié)構(gòu)復雜，存儲密度較低。憶阻器的雙向性，造成陣列結(jié)構(gòu)中存在嚴重的漏電流問題，如圖1(a)所示，其中T表示控制憶阻器開關的MOS管，B為位線，W為字線。文獻[20，25]提出了1T1M存儲單元結(jié)構(gòu)，用MOS管作為開關使存儲單元單向化，1T1M結(jié)構(gòu)由于其穩(wěn)定性和較高的存儲密度得到廣泛應用。為增加存儲密度，文獻[26]提出了1T2M 4值存儲陣列，但是該結(jié)構(gòu)需要精確地控制脈沖電壓寬帶來設定憶阻器的4個阻態(tài)，增加了電路復雜度，另外串行的讀取方式導致讀速度較慢。文獻[27]對1T2M結(jié)構(gòu)進行了改進，每個憶阻器具有2個阻態(tài)，降低了對電壓精度的要求，并行的讀取方式提高了讀速度，但該結(jié)構(gòu)需要2個WL電壓信號分別控制2個憶阻器的讀寫操作，這不僅增加了交叉陣列結(jié)構(gòu)的復雜度，還會形成新的漏電流問題，如圖1(b)所示，與選擇單元在同一行的非選擇單元，會在2個憶阻器之間形成通路，導致新的漏電流產(chǎn)生。

圖1 交叉陣列中的漏電流問題

基于以上分析，本文提出一種新型1T2M存儲結(jié)構(gòu)，該結(jié)構(gòu)由2個具有不同閾值電壓及Ron阻值的憶阻器和1個MOS管構(gòu)成，1個WL電壓信號即可完成2個憶阻器的讀寫操作，不僅簡化了交叉陣列結(jié)構(gòu)，也避免了新通過的漏電流問題的產(chǎn)生，具有較高的讀寫速度及存儲密度。本文結(jié)構(gòu)安排如下：第2節(jié)介紹憶阻器模型。第3節(jié)介紹所設計的1T2M存儲器單元電路及交叉陣列結(jié)構(gòu)，并進行讀寫電路原理分析。第4節(jié)采用PSpice對所提出的1T2M交叉陣列存儲結(jié)構(gòu)進行電路仿真，并與其他的憶阻存儲器進行比較分析。第5節(jié)總結(jié)全文。

2 憶阻器模型

在惠普憶阻器模型之后，研究人員采用不同材料實現(xiàn)了多種具有不同特性的憶阻器件，為了更好地擬合不同憶阻器件，也產(chǎn)生了多種不同的憶阻器模型，如線性離子漂移模型[28]、非線性離子漂移模型[29]、閾值自適應憶阻模型[22]和通用電壓控制憶阻器模型(Voltage ThrEshold Adaptive Memristor，VTEAM)[23]等。其中，文獻[23]提出的VTEAM模型利用閾值電壓控制憶阻器在高阻態(tài)和低阻態(tài)之間的轉(zhuǎn)換，較好地體現(xiàn)了憶阻器二值特性。相較于其他模型，VTEAM結(jié)構(gòu)簡單、通用性強，能夠更好地擬合不同憶阻器件，在憶阻存儲和邏輯電路的設計中得到廣泛應用。VTEAM模型的電流電壓特性可定義為

圖2 憶阻器模型遲滯回線

3 1T2M交叉陣列多值存儲器

3.1 1T2M單元電路結(jié)構(gòu)

在這5個電壓區(qū)間下，可以實現(xiàn)對兩個憶阻器阻值狀態(tài)的同時改變。

將本文所設計的1T2M單元放置在交叉陣列中，所設計的多值存儲交叉陣列如圖4所示。

3.2 寫操作

RonRoff1T2M中的每個憶阻器可被編程為和2個阻態(tài)，1個存儲單元可表示4組不同的邏輯值，如表1所示。

圖3 1T2M存儲單元

表1 憶阻器M1， M2的電阻值和邏輯值的關系

表2 憶阻器M1， M2的電阻值與電壓區(qū)間的關系

為將數(shù)據(jù)正確地寫入1T2M單元，應向相應的行線和列線施加不同區(qū)間的電壓，讀取線接地。根據(jù)表2，具體步驟如下：

(1)寫入邏輯值“00”：輸入位于區(qū)間1的寫入電壓(—1 V)，此時，2個憶阻器均呈現(xiàn)Roff狀態(tài)，寫入了邏輯值“00”。

(2)寫入邏輯值“11”：輸入位于區(qū)間5的寫入電壓(1 V)，此時，2個憶阻器均呈現(xiàn)Ron狀態(tài)，寫入邏輯值“11”。

與“00”和“11”的一步寫入不同，“01”與“10”的寫入均需兩步才能完成。

(3)寫入邏輯值“01”：首先，輸入位于區(qū)間1的寫入電壓(—1 V)，使2個憶阻器均呈現(xiàn)Roff狀態(tài)；然后，輸入位于區(qū)間4的寫入電壓(0.7 V)，此時， M1轉(zhuǎn)換為Ron狀態(tài)。同時，由于輸入未達到M2的閾值電壓， M2仍維持Roff狀態(tài)，完成邏輯值“01”的寫入。

(4)寫入邏輯值“10”：首先，輸入位于區(qū)間5的寫入電壓(1 V)，使2個憶阻器均呈現(xiàn) Ron狀態(tài)；然后，輸入位于區(qū)間2的寫入電壓(—0.7 V)，此時， M1轉(zhuǎn)換為Roff狀態(tài)。同時，由于輸入電壓未達到 M2的閾值電壓， M2仍維持Ron狀態(tài)，完成邏輯值“10”的寫入。

通過步驟(1)—步驟(4)的操作，可以實現(xiàn)4個狀態(tài)的寫入。

3.3 讀操作

在讀數(shù)據(jù)時，為保證存儲信息不被改變，應將讀取電壓設置在區(qū)間3，此時讀取電壓小于2個憶阻器的閾值電壓，可保證憶阻器的阻值不被改變。

讀操作開始時，通過BL和WL選擇指定單元，施加BL電壓打開相應列的MOS管開關，施加WL讀取電壓選擇行。通過DL獲得輸出電流。通過測量輸出電流，獲得1T2M存儲單元的存儲數(shù)據(jù)。

圖4 本文所提1T2M多值存儲交叉陣列

至此，通過施加讀取電壓并測量讀取電流，實現(xiàn)2 bit數(shù)據(jù)的讀取。

在本文所提出的交叉陣列中，同列單元可以同時寫入，同行單元可以進行并行讀取。

4 仿真與比較

本節(jié)采用PSpice對所提出的存儲器進行電路仿真。

4.1 存儲單元仿真

本文所使用的憶阻器采用了VTEAM模型，模型參數(shù)如表3所示。

通過對單個憶阻器及存儲單元進行仿真，其電壓電流特性曲線如圖5所示，圖5(a)為憶阻器電壓電流曲線，圖5(b)為存儲單元電壓電流曲線。

表3 憶阻器參數(shù)設置

圖5 存儲單元仿真

4.2 寫仿真

(1)11-00寫仿真

為實現(xiàn)11-00的寫入，輸入位于區(qū)間1的寫入電壓，則可觀察到 M1與 M2均由Ron轉(zhuǎn)換到Roff狀態(tài)，如圖6(a)、圖6(b)所示。

(2)00-10寫仿真

為實現(xiàn)00-10的寫入，先后輸入位于區(qū)間5(1 V)和區(qū)間2(—0.7 V)的寫入電壓，如圖6(c)，輸入第1個寫入電壓后， M1和 M2均由Roff轉(zhuǎn)換為Ron狀態(tài)，在第2個寫入電壓輸入后， M2轉(zhuǎn)換到Roff狀態(tài)，如圖6(d)，完成10的寫入。

(3)與之類似，4個狀態(tài)的連續(xù)寫入仿真結(jié)果如圖6(e)和圖6(f)。

圖6 寫操作仿真結(jié)果

4.3 讀仿真

在構(gòu)建的4×4陣列中，鑒于可以實現(xiàn)同一行存儲單元的同時讀取，對單元C11， C22， C33， C44分別寫入4種狀態(tài)值，進行了并行讀取。得出了成比例的輸出電流如圖7所示，讀操作的時間延遲由圖8可知，當讀電壓為0.01 V時，讀操作的延遲約為0.01 ns。

圖7 不同單元的讀電流

4.4 功耗

通過對4種不同的初始狀態(tài)分別寫入00， 01， 10，11 4種邏輯，對共16種寫入情況的動態(tài)功耗進行仿真，得到仿真結(jié)果如圖9所示，由于不同的初始狀態(tài)的寫入步驟和寫入電壓不同，會對功耗造成影響。同理，寫入不同邏輯時，功耗也會有很大的差異。

圖8 讀電流時間延遲

圖9 不同初始狀態(tài)下寫操作功耗

4.5 比較

本文與已有工作進行了比較，如表4所示，本文所提出的4值存儲交叉陣列，可實現(xiàn)同行的并行讀取，結(jié)構(gòu)更簡單，讀寫速度更快，并通過單W/B線陣列，有效避免了新的漏電流問題。

表4 不同存儲模型的比較

5 結(jié)束語

本文分析了已有多值存儲交叉陣列，特別是1T2M結(jié)構(gòu)存在的問題，提出了一種基于異構(gòu)憶阻器的1T2M多值存儲陣列結(jié)構(gòu)。該結(jié)構(gòu)采用具有不同閾值電壓和 Ron阻值的兩個異構(gòu)憶阻器并聯(lián)實現(xiàn)4值存儲功能，并通過一條字線WL和一條位線BL完成讀寫操作。PSpice仿真驗證表明，與已有憶阻存儲交叉陣列結(jié)構(gòu)相比所提出的陣列有效降低了漏電流、結(jié)構(gòu)更簡單、讀寫速度更快。

在未來的研究中，我們將進一步利用異構(gòu)憶阻器實現(xiàn)多值存儲的特性，設計實現(xiàn)具有更高存儲密度的存儲陣列，并探索基于多值存儲的存算一體架構(gòu)實現(xiàn)方法。