（電子科技大學(xué)電子薄膜與集成器件國(guó)家重點(diǎn)實(shí)驗(yàn)室，成都 610054）

1 引言

功率集成器件是高壓集成電路（HVIC）中的核心器件，主要在HVIC 中完成電平位移、功率驅(qū)動(dòng)等功能[1]，目前主流的功率集成器件主要是橫向雙擴(kuò)散金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管（LDMOS）和橫向絕緣柵雙極型晶體管（LIGBT）。LDMOS 是一種多數(shù)載流子導(dǎo)電器件，廣泛應(yīng)用于10～1200 V 甚至是2000 V 的電壓領(lǐng)域；而LIGBT 是一種雙極型載流子導(dǎo)電的器件，主要作為低損耗的功率開(kāi)關(guān)來(lái)使用。功率集成器件廣泛用于交流轉(zhuǎn)直流（AC/DC）功率變換、直流轉(zhuǎn)直流（DC/DC）功率變換、高壓柵驅(qū)動(dòng)和發(fā)光二極管（LED）照明等功率高壓集成電路，相關(guān)電路被廣泛用于消費(fèi)電子、汽車電子、顯示驅(qū)動(dòng)、LED 照明、航空航天和軌道交通等領(lǐng)域[2-3]。因此，在滿足高工作電壓的同時(shí)，可集成功率高壓器件需具有低的導(dǎo)通電阻和低的柵電荷以實(shí)現(xiàn)低導(dǎo)通損耗和低開(kāi)關(guān)損耗，從而滿足相關(guān)設(shè)備系統(tǒng)高效低功耗發(fā)展的需求。此外，功率高壓集成器件結(jié)構(gòu)的設(shè)計(jì)以及其與低壓器件的兼容技術(shù)也是研究的熱點(diǎn)，如今基于自隔離、結(jié)隔離或介質(zhì)隔離技術(shù)的雙極型-互補(bǔ)金屬氧化物半導(dǎo)體-雙擴(kuò)散金屬氧化物半導(dǎo)體（BCD）集成技術(shù)給功率高壓集成電路提供了很好的工藝平臺(tái)支撐，有力地推動(dòng)其快速的發(fā)展。

本文回顧了功率集成器件的典型結(jié)構(gòu)、功率集成電路工藝以及其他的一些功率集成關(guān)鍵技術(shù)，并討論了功率集成器件及其兼容技術(shù)可能的發(fā)展趨勢(shì)。

2 功率集成器件

2.1 LDMOS

LDMOS 是最早開(kāi)發(fā)的可集成橫向功率器件之一，也是目前最主流的功率集成器件，在功率集成電路中得到廣泛應(yīng)用[4-7]。自對(duì)準(zhǔn)雙擴(kuò)散工藝的使用使得LDMOS 器件即使在早期較大的光刻尺寸條件下，仍然可以具有相對(duì)較短的溝道長(zhǎng)度和較低的導(dǎo)通電阻，此外低摻雜的漂移區(qū)能夠支持較高的器件漏源間耐壓。雖然LDMOS 和垂直雙擴(kuò)散金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管（VDMOS）的工作機(jī)制相同，但與VDMOS相比，LDMOS 的三個(gè)電極——源極、柵極和漏極均在硅片表面，易于與互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)電路集成，使得LDMOS 在單片集成功率集成電路中更具吸引力。LDMOS 根據(jù)應(yīng)用電壓等級(jí)的不同可劃分為低壓LDMOS、中壓LDMOS 和高壓LDMOS。

低壓LDMOS 器件主要是指電壓范圍小于40 V的LDMOS。傳統(tǒng)的低壓LDMOS 一般采用積累型結(jié)構(gòu)，如圖1（a）所示，柵極場(chǎng)板基本覆蓋整個(gè)漂移區(qū)，器件開(kāi)啟時(shí)在漂移區(qū)表面形成一層積累層低阻通道，能夠有效降低器件的導(dǎo)通電阻，進(jìn)而降低導(dǎo)通損耗；在漏壓不高的情況下，通過(guò)柵氧化層可承擔(dān)柵漏耐壓，當(dāng)柵氧化層不足以承擔(dān)柵漏高耐壓時(shí)，可通過(guò)在柵極和漏極間引入硅局部氧化（LOCOS）隔離或淺槽隔離（STI）氧化層來(lái)提高柵漏耐壓。隨著功率集成電路所采用的技術(shù)節(jié)點(diǎn)特征尺寸減小，LOCOS 結(jié)構(gòu)的應(yīng)力和鳥(niǎo)嘴問(wèn)題始終得不到較好的解決，雖出現(xiàn)了多晶緩沖LOCOS[8]的改進(jìn)技術(shù)，但在小尺寸的結(jié)構(gòu)中，現(xiàn)已廣泛采用STI 隔離技術(shù)。

中壓LDMOS 主要是指電壓范圍為40～500 V 的LDMOS 器件，其柵極到漏極間具有一定的漂移區(qū)，以承擔(dān)耐壓，如圖1（b）所示。而中壓LDMOS 還可以采用準(zhǔn)VDMOS 的器件結(jié)構(gòu)，如圖1（c）所示的n 溝道準(zhǔn)VDMOS，通過(guò)N+埋層和從表面自上向下的N+擴(kuò)散層的連接，將傳統(tǒng)VDMOS 的襯底N+區(qū)引到芯片表面，使得器件的柵、源、漏三電極都在芯片表面。

高壓LDMOS 一般指的是500 V 以上級(jí)的器件，典型結(jié)構(gòu)亦如圖1（b）所示，其漂移區(qū)長(zhǎng)度更長(zhǎng)，以承擔(dān)更高的耐壓。目前的高壓LDMOS，其最高耐壓已達(dá)到1200 V[9-10]甚至是2000 V[11]。

圖1 LDMOS 結(jié)構(gòu)

對(duì)于高壓器件，高耐壓是其設(shè)計(jì)的主要目標(biāo)，以滿足不同高電源電壓的應(yīng)用需求；同時(shí)，為縮小芯片面積以降低成本，因此需要單位面積下器件具有低的比導(dǎo)通電阻。LDMOS 器件通常采用降低表面電場(chǎng)（RESURF）技術(shù)，包括Single RESURF[12-16]、Double RESURF[17-19]、Triple RESURF[20-22]、Multiple RESURF[23-24]和3D RESURF[25-27]等，并結(jié)合場(chǎng)板技術(shù)[28-31]、橫向變摻雜（VLD）技術(shù)[32-34]和超結(jié)技術(shù)[35-38]等，進(jìn)一步改善器件電場(chǎng)分布，使得器件在最短的漂移區(qū)長(zhǎng)度下實(shí)現(xiàn)所需的高耐壓。

2.2 LIGBT

LIGBT 器件集合了金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管（MOSFET）和雙極型晶體管（BJT）二者的特性，既有MOSFET 高輸入阻抗、柵控能力強(qiáng)以及驅(qū)動(dòng)電路簡(jiǎn)單的優(yōu)點(diǎn)，同時(shí)又具有BJT 的高電流密度、低導(dǎo)通壓降以及大電流處理能力的優(yōu)點(diǎn)，相比于同等電壓等級(jí)的LDMOS 器件，其可具有更低的比導(dǎo)通電阻，因此在高壓大電流應(yīng)用領(lǐng)域其可作為高壓功率開(kāi)關(guān)，單片集成于功率高壓集成電路中，在較高電壓應(yīng)用下提供相比于LDMOS 更好的電流能力[39-41]。

LIGBT 結(jié)構(gòu)最早提出于20 世紀(jì)80 年代中期，典型的LIGBT 結(jié)構(gòu)如圖2（a）所示，其將LDMOS 漏區(qū)n+替代為p+，從而在集電極端引入PN 結(jié)，在一定條件下PN 結(jié)開(kāi)啟，向漂移區(qū)注入空穴，形成雙極載流子導(dǎo)電模式，顯著降低器件的比導(dǎo)通電阻。此外，可以通過(guò)陽(yáng)極短路的結(jié)構(gòu)來(lái)改善器件的開(kāi)關(guān)特性，降低關(guān)斷損耗，典型結(jié)構(gòu)如圖2（b）所示。然而對(duì)于硅基的LIGBT 結(jié)構(gòu)，其在單片集成時(shí)，陽(yáng)極p+區(qū)注入空穴到達(dá)漂移區(qū)，亦會(huì)注入襯底，導(dǎo)致空穴有可能通過(guò)襯底到達(dá)邏輯控制部分，致使邏輯錯(cuò)誤。因此，雖然LIGBT器件提出較早，但據(jù)作者了解，硅基LIGBT 尚無(wú)量產(chǎn)產(chǎn)品，而隨著絕緣體上硅（SOI）材料的成熟，基于SOI襯底材料的LIGBT 可克服傳統(tǒng)硅基LIGBT 的應(yīng)用難題。SOI LIGBT 如圖3 所示，由于埋氧層的存在，其有效隔離襯底層與有源層，可完全消除硅基LIGBT 中的空穴注入到襯底現(xiàn)象，且采用介質(zhì)隔離的SOI 技術(shù)易實(shí)現(xiàn)器件之間以及高、低壓?jiǎn)卧g的完全電氣隔離，促使SOI LIGBT 率先應(yīng)用于等離子顯示屏（PDP）顯示驅(qū)動(dòng)、小功率的智能功率模塊（IPM）以及AC-DC轉(zhuǎn)換IC 等。

相比于功率LDMOS，LIGBT 得益于電導(dǎo)調(diào)制效應(yīng)，使其在維持高擊穿電壓的同時(shí)也能獲得很低的導(dǎo)通壓降Von；然而，存儲(chǔ)在漂移區(qū)的大量載流子會(huì)使器件在關(guān)斷時(shí)出現(xiàn)較長(zhǎng)的拖尾電流，造成較大的關(guān)斷能量損耗Eoff。同時(shí)，LIGBT 中存在一個(gè)4 層PNPN 類型的寄生晶閘管結(jié)構(gòu)，該晶閘管結(jié)構(gòu)在導(dǎo)通電流增大到一定程度時(shí)可能導(dǎo)通，進(jìn)而發(fā)生閂鎖現(xiàn)象，使得器件失去柵極的控制能力，且導(dǎo)通電流由于正反饋而不斷被放大，直至造成器件燒毀。國(guó)內(nèi)外諸多學(xué)者做出了系列研究，以促進(jìn)其實(shí)用化，從改善LIGBT 工作性能的角度可歸為3 類：降低靜態(tài)功耗[42-44]，降低動(dòng)態(tài)功耗[45-49]和提高安全工作區(qū)[50-52]。

圖2 基于體硅材料的LIGBT 結(jié)構(gòu)

圖3 基于SOI 材料的LIGBT

3 功率集成電路工藝

功率集成電路工藝是實(shí)現(xiàn)高壓功率器件和低壓控制電路集成的制造工藝技術(shù)。在功率電子發(fā)展的早期，雙極型工藝是功率集成電路的主要實(shí)現(xiàn)方式，主要面向音頻放大市場(chǎng)和電機(jī)控制領(lǐng)域，雙極型器件以其高增益和好的匹配特性，成為模擬電路應(yīng)用的最佳選擇，并可以通過(guò)雙極集成注入邏輯(I2L)等結(jié)構(gòu)實(shí)現(xiàn)邏輯功能。

然而，在邏輯功能需求持續(xù)的增長(zhǎng)下，由于設(shè)計(jì)的復(fù)雜性、功耗以及光刻尺寸縮小等限制，I2L 受到了嚴(yán)重挑戰(zhàn)。這些問(wèn)題在CMOS 集成電路中大有改善，因此，至少在低頻情況下，采用CMOS 取代I2L 是提高集成電路邏輯控制性能的唯一選擇，由此產(chǎn)生了雙極型器件與CMOS 集成的BiCMOS（Bipolar CMOS）工藝。

隨著功率電子的發(fā)展，單片功率需求和開(kāi)關(guān)能力的重要性日益凸顯，雙極型集成電路受限于雙極型器件驅(qū)動(dòng)電流大、開(kāi)關(guān)速度慢及復(fù)雜的驅(qū)動(dòng)和保護(hù)電路，而DMOS 功率器件由于輸入阻抗高、驅(qū)動(dòng)電流小、開(kāi)關(guān)速度快以及穩(wěn)定性好等特性，更適合作為功率開(kāi)關(guān)使用，成為克服雙極型器件缺點(diǎn)的不二選擇。為綜合不同類型器件的優(yōu)點(diǎn)，實(shí)現(xiàn)性能和成本優(yōu)勢(shì)，設(shè)計(jì)者希望將功率器件與越來(lái)越多的模擬和數(shù)字電路結(jié)合起來(lái)，通過(guò)Bipolar、CMOS 和DMOS 功率器件的結(jié)合實(shí)現(xiàn)功率變換和處理，BCD 工藝得以誕生。

BCD 工藝是將Bipolar 模擬電路、CMOS 邏輯電路和DMOS 高壓功率器件集成在同一塊芯片上的工藝集成技術(shù)。由于BCD 工藝結(jié)合了DMOS 的高功率、Bipolar 晶體管的高模擬精度和CMOS 的高集成度特性，因此，為充分發(fā)揮其優(yōu)勢(shì)往往必須從前端到后端進(jìn)行整體考慮，這就對(duì)設(shè)計(jì)者提出了更高的要求。在電路方面，BCD 芯片的電源電壓范圍廣，邏輯控制、功率部分具有多種電源電壓等級(jí)；在器件方面，將DMOS 集成在芯片內(nèi)部面臨著漏極引出帶來(lái)的高壓互連等新問(wèn)題，同時(shí)由于DMOS 的功耗遠(yuǎn)大于芯片中其他模擬、數(shù)字器件，必須考慮整個(gè)版圖的布局以及散熱設(shè)計(jì)。

1984 年，KRISHNA 等報(bào)道了基于標(biāo)準(zhǔn)金屬柵CMOS 工藝率先開(kāi)發(fā)的一種集成BJT、CMOS 和DMOS 的模擬工藝，命名為ABCD（Analog Bipolar CMOS DMOS）工藝，成為BCD 工藝的前身，然而其為金屬柵工藝，并非現(xiàn)在大規(guī)模采用的硅柵工藝[53]。1986年，ANDREINI 等將VDMOS 硅柵工藝與傳統(tǒng)結(jié)隔離工藝相結(jié)合，使得NPN、PNP、CMOS 和功率DMOS 等器件集成于同一芯片中，命名為Multipower BCD 工藝。圖4 給出了Multipower BCD 工藝所集成的器件剖面結(jié)構(gòu)，其為史上第一個(gè)硅柵BCD 工藝[54]。Multipower BCD 工藝使用2～4 Ω·cm 的P 型＜100＞硅單晶材料，與金屬柵ABCD 工藝相比，硅柵Multipower BCD 工藝更利于器件的小尺寸化。多晶硅柵“自對(duì)準(zhǔn)效應(yīng)”定義MOSFET 結(jié)構(gòu)的源漏區(qū)帶來(lái)了標(biāo)準(zhǔn)CMOS 工藝和BCD 工藝的飛速發(fā)展。

圖4 Multipower BCD 工藝剖面結(jié)構(gòu)

目前BCD 工藝主要往高電壓和小尺寸，即高壓BCD 和高密度BCD 方向發(fā)展[55]，隨著人們對(duì)功率集成工藝的不斷深入研究以及特征尺寸的不斷降低，BCD 工藝在不斷地更新?lián)Q代，性能也在不斷提升[56-57]。經(jīng)過(guò)數(shù)十年的發(fā)展，BCD 工藝如今已成為功率集成電路制造的主流工藝技術(shù)。

BCD 工藝的主流發(fā)展方向之一是高壓BCD，高壓BCD 技術(shù)是指電壓范圍在500～1200V、甚至2000 V的BCD 工藝技術(shù)，主要用于AC-DC 轉(zhuǎn)換、高壓柵驅(qū)動(dòng)電路和LED 照明驅(qū)動(dòng)等[58-61]。為了避免高壓器件對(duì)其他部分的影響，隔離技術(shù)在高壓BCD 中需要著重考慮，常見(jiàn)的高壓BCD 工藝采用PN 結(jié)隔離技術(shù)，但是器件耐壓越高，所需的外延層厚度越厚，隔離區(qū)面積顯著增加，在注重面積效率的情況下，介質(zhì)隔離在高壓BCD 中備受青睞。同時(shí)，高壓功率器件設(shè)計(jì)是高壓BCD 技術(shù)研發(fā)中的重要組成部分，在一定關(guān)態(tài)耐壓下降低器件的導(dǎo)通電阻是高壓BCD 的關(guān)鍵問(wèn)題。

BCD 工藝另一主流發(fā)展方向則是高密度BCD，高密度BCD 技術(shù)的發(fā)展代表了BCD 工藝技術(shù)發(fā)展的主流，主要用于需要與小尺寸CMOS 和非易失性存儲(chǔ)電路工藝兼容的領(lǐng)域，其電壓范圍約在5～50 V[62]。高密度BCD 將信號(hào)處理和功率處理同時(shí)集成在一片芯片上，不僅縮小了系統(tǒng)的體積，提高了電路集成度，同時(shí)增加了可靠性，減少了不同模塊之間的延遲，提高了系統(tǒng)的工作速度。集成的電子器件越來(lái)越多樣化，包括從存儲(chǔ)器到傳感器等，因而能夠?qū)崿F(xiàn)越來(lái)越復(fù)雜的功能，帶來(lái)持續(xù)增長(zhǎng)的市場(chǎng)需求和廣闊的發(fā)展空間。由于功率器件中深結(jié)的形成需要較長(zhǎng)時(shí)間的高溫推結(jié)過(guò)程，會(huì)影響到CMOS 器件或者存儲(chǔ)器中的淺擴(kuò)散區(qū)，而且功率器件厚柵氧與CMOS 器件所需的高質(zhì)量薄柵氧也難以兼容，因此高密度BCD 的挑戰(zhàn)在于功率器件與CMOS、非易失存儲(chǔ)器等器件結(jié)合，來(lái)實(shí)現(xiàn)最佳的BCD 器件性能。

4 功率集成技術(shù)

4.1 隔離技術(shù)

功率集成電路中包括不同電壓等級(jí)的器件，需要采用必要的隔離技術(shù)實(shí)現(xiàn)不同電壓等級(jí)的器件及電路的單芯片集成。典型的隔離技術(shù)包括自隔離技術(shù)、結(jié)隔離技術(shù)和介質(zhì)隔離技術(shù)。自隔離技術(shù)最簡(jiǎn)單、成本低；結(jié)隔離技術(shù)更通用，常用于功率集成電路工藝中；介質(zhì)隔離技術(shù)具有優(yōu)良的隔離性能，且隔離面積小。

4.1.1 自隔離技術(shù)

自隔離技術(shù)利用高壓器件內(nèi)部漂移區(qū)和襯底之間自然形成的反偏PN 結(jié)來(lái)實(shí)現(xiàn)高壓的自隔離[63]。采用自隔離技術(shù)的LDMOS 結(jié)構(gòu)如圖5 所示，N 型LDMOS 晶體管的源極與P-well 及P 型襯底P-sub 連接短接接地；高壓漏極N+區(qū)與N-well 連接，N-well 和P-sub 形成反偏PN 結(jié)。通常器件結(jié)構(gòu)為圓形、跑道型等，漏在中心，接地的P-well 在結(jié)構(gòu)的外側(cè)，使得高壓漏極在器件內(nèi)部，實(shí)現(xiàn)自隔離。采用自隔離技術(shù)的器件，通過(guò)RESURF 技術(shù)可以實(shí)現(xiàn)1000 V 以上級(jí)的關(guān)態(tài)耐壓。自隔離技術(shù)實(shí)現(xiàn)方式簡(jiǎn)單，不增加額外的設(shè)計(jì)結(jié)構(gòu)，減小了器件的工藝和面積開(kāi)銷，但自隔離方法存在一些缺陷：由于自隔離技術(shù)始終要求隔離PN結(jié)反偏，P 側(cè)需要與器件中的最低電位相連接，因此必須采用共源連接，即使源區(qū)的N+和體區(qū)P+分開(kāi)，由于P-well 較高的摻雜，器件源極也不能浮動(dòng)在較高電壓下，限制了電路結(jié)構(gòu)設(shè)計(jì)的靈活性。

圖5 采用自隔離技術(shù)的LDMOS 結(jié)構(gòu)

4.1.2 結(jié)隔離技術(shù)

結(jié)隔離是BCD 工藝中最常見(jiàn)的隔離方式，采用結(jié)隔離技術(shù)的LDMOS 結(jié)構(gòu)如圖6 所示，利用外延層和襯底形成PN 結(jié)提供襯底隔離，再通過(guò)深擴(kuò)散形成隔離島，器件做在隔離島內(nèi)，從而將每個(gè)器件分隔開(kāi)來(lái)[64]。結(jié)隔離技術(shù)成本低，其相較于自隔離技術(shù)電路設(shè)計(jì)更靈活，所以現(xiàn)在很多功率IC 均采用結(jié)隔離。最典型的實(shí)現(xiàn)方法是在P 型襯底上注入形成P 埋層，然后再形成N 型外延層，通過(guò)注入P 型雜質(zhì)并推結(jié)使得P型雜質(zhì)縱向穿通整個(gè)N 外延并與P 埋層接觸，形成N型隔離島。器件耐壓越高，所需的外延層厚度越厚，同時(shí)由于橫向隔離區(qū)的擴(kuò)散，隔離區(qū)面積會(huì)增加。采用結(jié)隔離技術(shù)的器件源端電壓可以高于地電位，因此在功率高壓集成電路應(yīng)用中通用性更好。

但結(jié)隔離存在一些不可避免的缺陷：首先，當(dāng)器件耐壓提高，外延層厚度有時(shí)會(huì)增加，用來(lái)形成隔離區(qū)的P+注入需要更長(zhǎng)的推結(jié)時(shí)間，雜質(zhì)的橫向擴(kuò)散更加明顯，使得隔離區(qū)會(huì)占據(jù)很大的芯片面積，可以通過(guò)自下向上和自上向下對(duì)通結(jié)隔離的方式減少推結(jié)時(shí)間，從而減小雜質(zhì)的橫向擴(kuò)散尺寸，但是即使這樣隔離區(qū)的面積仍然很大，所以對(duì)于高壓BCD 工藝采用結(jié)隔離技術(shù)很難降低隔離區(qū)面積；其次，功率集成電路中PN 結(jié)的反向漏電隨溫度升高而增大，使得泄漏電流增加；再次，器件PN 結(jié)面積增加導(dǎo)致寄生電容增大。

圖6 采用結(jié)隔離技術(shù)的LDMOS 結(jié)構(gòu)

4.1.3 介質(zhì)隔離技術(shù)

介質(zhì)隔離技術(shù)是指電路中各器件通過(guò)絕緣介質(zhì)隔離，是真正意義上的物理隔離。目前出現(xiàn)的介質(zhì)隔離技術(shù)主要包括淺槽隔離、深槽隔離（DTI）以及全介質(zhì)隔離技術(shù)[65-68]。STI 和DTI 僅僅是在器件的側(cè)壁形成隔離，而全介質(zhì)隔離則在器件底部和側(cè)壁都用絕緣介質(zhì)隔離形成封閉的隔離島。全介質(zhì)隔離一般采用SOI襯底，配合STI 或DTI 工藝來(lái)完成。

介質(zhì)隔離相比其他的隔離方式存在許多優(yōu)勢(shì)：隔離寬度較小，所以可以大大節(jié)省芯片面積，在較小線寬高集成度的BCD 工藝一般均采用介質(zhì)隔離；介質(zhì)隔離效果很好，器件間的串?dāng)_和寄生效應(yīng)很小，減弱了閂鎖效應(yīng)的發(fā)生，同時(shí)提高了電路速度。采用介質(zhì)隔離技術(shù)的LDMOS 結(jié)構(gòu)如圖7 所示，其可以用于常規(guī)的體硅襯底材料，如圖7（a）所示；亦可以用于SOI襯底材料，如圖7（b）所示。前者具有較低的成本，而后者成本較高，但可以實(shí)現(xiàn)完全的介質(zhì)隔離。

圖7 采用介質(zhì)隔離技術(shù)的LDMOS 結(jié)構(gòu)

4.2 高壓互連技術(shù)

高壓集成電路中，存在高壓信號(hào)的互連金屬或多晶走線。為實(shí)現(xiàn)將低壓端控制信號(hào)傳輸?shù)礁邏憾说裙δ?，高壓互連線（HVI）通常需跨過(guò)LDMOS 和高低壓隔離區(qū)表面的局部區(qū)域[69]。HVI 為正高壓，其通過(guò)金屬、氧化物、襯底的MIS 結(jié)構(gòu)，會(huì)引入感應(yīng)電荷至器件內(nèi)部，導(dǎo)致如高壓LDMOS 器件的源側(cè)柵電極場(chǎng)板末端電場(chǎng)急劇增大，嚴(yán)重影響高壓器件和高低壓隔離區(qū)的擊穿電壓及可靠性[70]。

4.2.1 厚介質(zhì)層互連技術(shù)

通過(guò)增大高壓互連線下互連介質(zhì)層的厚度，有利于降低互連線下電容的影響，進(jìn)而降低HVI 引入的電荷量，從而削弱其對(duì)器件擊穿特性的影響[71]。然而過(guò)厚的介質(zhì)層會(huì)產(chǎn)生大的臺(tái)階高度，使得金屬跨過(guò)高臺(tái)階區(qū)出現(xiàn)金屬層減薄造成的電遷移和斷鋁等問(wèn)題。

SAKURAI 采用硅氧化、Si3N4淀積、干法刻蝕Si3N4和SiO2、濕法刻蝕硅、LOCOS 氧化的方法來(lái)減小硅表面臺(tái)階高度，如圖8 所示。然而該方法帶來(lái)了額外的工藝步驟，且不能有效避免高壓互連線對(duì)器件擊穿電壓的降低[72]。隨著集成電路加工技術(shù)的進(jìn)步，金屬布線層數(shù)的增多，亦可以通過(guò)多層金屬布線中的后續(xù)金屬來(lái)跨過(guò)低場(chǎng)區(qū)，通過(guò)金屬間介質(zhì)層的引入，以達(dá)到增加高壓互連線下介質(zhì)層厚度的目的。

圖8 降低硅表面臺(tái)階高度的工藝步驟

電子科技大學(xué)提出一種多片式高壓驅(qū)動(dòng)電路[73]，如圖9 所示，將電路中高端電路與低端電路分別集成在不同的芯片中，通過(guò)芯片之間的鍵合金屬線完成互連功能，互連線與器件表面的距離相比傳統(tǒng)結(jié)構(gòu)大大增加，降低了互連線電位對(duì)器件耐壓的不利影響。圖9中LDMOS 作為電平位移器件使用，芯片一的低端電路部分可以采用常規(guī)的低端AC-DC 工藝技術(shù)實(shí)現(xiàn)，亦可以使用標(biāo)準(zhǔn)CMOS 工藝實(shí)現(xiàn)低壓電路，而LDMOS 采用高壓集成器件制程。芯片二的高端電路可以采用標(biāo)準(zhǔn)的CMOS 工藝實(shí)現(xiàn)，因?yàn)榕c低端電路集成在不同的芯片上，則高端電路的襯底可接浮動(dòng)地電位，避免了傳統(tǒng)高端電路中存在的表面器件與襯底之間的PNP 穿通，使得高端電路可與低端電路一同采用標(biāo)準(zhǔn)的CMOS 工藝實(shí)現(xiàn)，無(wú)需傳統(tǒng)的埋層工藝和外延工藝，降低了工藝的復(fù)雜度，有效地節(jié)省了制造成本。

圖9 一種多片式高壓驅(qū)動(dòng)電路

4.2.2 摻雜優(yōu)化技術(shù)

通過(guò)改變高場(chǎng)區(qū)附近的雜質(zhì)分布，優(yōu)化摻雜濃度可降低電場(chǎng)峰值，亦有利于削弱HVI 引入電荷對(duì)結(jié)構(gòu)耐壓的降低。FLACK 采用結(jié)終端擴(kuò)展（JTE）結(jié)構(gòu)，通過(guò)優(yōu)化P-降場(chǎng)層的摻雜濃度來(lái)降低高壓互連線對(duì)RESURF 二極管的影響，其結(jié)構(gòu)如圖10 所示[74-75]。借助二維數(shù)值仿真，獲得了優(yōu)化的P-降場(chǎng)層濃度。在HVI距離硅表面分別為5 μm 和3 μm 的情況下，具有優(yōu)化濃度P-結(jié)構(gòu)器件的擊穿電壓比理想二極管僅降低了18%和37%，相較之下，傳統(tǒng)結(jié)構(gòu)擊穿電壓降低了38%和54%。DE SOUZA 提出線性變摻雜 (LVD)P-層雙RESURF 橫向功率器件結(jié)構(gòu)[76]，通過(guò)數(shù)值仿真研究了高壓互連線對(duì)單RESURF LDMOS、均勻P-層雙RESURF LDMOS、LVD P-層雙RESURF LDMOS 擊穿特性的影響，雖仿真得到了640 V 具有HVI 的均勻P-層雙RESURF LDMOS，但未見(jiàn)實(shí)驗(yàn)報(bào)道。

圖10 具有JTE 結(jié)構(gòu)的RESURF 二極管剖面圖

4.2.3 場(chǎng)板屏蔽技術(shù)

眾多學(xué)者采用一系列的場(chǎng)板技術(shù)降低HVI 對(duì)高壓器件擊穿特性的影響，主要包括：溝阻場(chǎng)板(CS-FP)、單層多浮空?qǐng)霭錥77-79]、多層多浮空?qǐng)霭錥80-82]、卷形阻性場(chǎng)板(SRFP)[83]和偏置多晶場(chǎng)板(BPFP)[84]。在600 V 以上級(jí)的互連技術(shù)中，多層多浮空?qǐng)霭搴蚐RFP技術(shù)為超高壓集成電路產(chǎn)品的量產(chǎn)技術(shù)。

MARTIN 介紹了其開(kāi)發(fā)的第二代全集成850 V NMOS 器件，如圖11（b）所示。與圖11（a）給出的第一代器件相比，其采用了雙層多晶浮空?qǐng)霭?，并且P+區(qū)包圍了N+源區(qū)。對(duì)于無(wú)第二層多晶硅的器件，擊穿電壓從第一代的550 V 增加到660 V；在增加第二層多晶浮空?qǐng)霭搴螅骷舸╇妷嚎商岣叩?50 V。圖11（c）為圖11（b）的浮空?qǐng)霭咫娐返刃D，增加的第二層浮空?qǐng)霭蹇梢允嵌嗑?chǎng)板也可以是金屬場(chǎng)板，圖中忽略了浮空?qǐng)霭宓絇-襯底的電容，并且假設(shè)金屬線上的電壓與漏極電壓一致。按照浮空?qǐng)霭迮c漏極橫向坐標(biāo)的遠(yuǎn)近，將浮空?qǐng)霭宸謩e標(biāo)為1～n 號(hào)場(chǎng)板，最近的為1號(hào)場(chǎng)板，最遠(yuǎn)的為n 號(hào)場(chǎng)板，等效電路圖中的電容ak（k=1,2,…,n）代表金屬線與第k 號(hào)場(chǎng)板之間的電容，等效電路圖中的電容bk（k=1,2,…,n-1）代表第k 號(hào)場(chǎng)板與第k+1 號(hào)場(chǎng)板之間的電容，等效電路圖中的電壓Vk（k=1,2,…,n）代表電容ak兩端的電壓差。雙層浮空?qǐng)霭褰Y(jié)構(gòu)通過(guò)浮空?qǐng)霭逡约案】請(qǐng)霭逯g的電容耦合作用屏蔽高壓互連金屬線的高壓影響，在襯底表面實(shí)現(xiàn)近似線性的電勢(shì)變化，從而有效地優(yōu)化了襯底表面的電場(chǎng)分布，改善器件擊穿電壓及可靠性。

圖11 浮空?qǐng)霭褰Y(jié)構(gòu)及等效電路

ENDO 提出如圖12 所示的SRFP 結(jié)構(gòu)，其在場(chǎng)氧層上引入卷形阻性多晶硅場(chǎng)板，實(shí)現(xiàn)了500 V、1 A 的高壓集成電路和580 V 的高壓器件[83]。對(duì)于無(wú)SRFP的傳統(tǒng)結(jié)構(gòu)，器件易在柵極場(chǎng)板末端發(fā)生擊穿，且擊穿電壓會(huì)因金屬和漂移區(qū)的寄生電容充電而從280 V漂移到470 V。而采用SRFP 結(jié)構(gòu)后，電壓漂移現(xiàn)象被避免。但SRFP 器件在承受高壓時(shí)，卷形阻性場(chǎng)板雖然為高阻材料，但仍然會(huì)存在微小的漏電流。

4.2.4 自屏蔽技術(shù)

FUJIHIRA 提出一種自屏蔽的高壓內(nèi)互連技術(shù)[85-86]，針對(duì)高壓柵驅(qū)動(dòng)電路的典型應(yīng)用，從根本上避免了HVI 對(duì)器件擊穿電壓的影響。該結(jié)構(gòu)不需要額外的互連屏蔽結(jié)構(gòu)，其擊穿特性僅取決于器件PN 結(jié)的耐壓。基于自屏蔽的N 型、P 型橫向高壓器件，實(shí)現(xiàn)了1000 V 以上的高壓集成電路。圖13(a)給出了傳統(tǒng)的高壓集成電路結(jié)構(gòu)，高壓互連線跨過(guò)電平位移器件的漂移區(qū)和高壓結(jié)終端（HVJT），導(dǎo)致高壓結(jié)構(gòu)的擊穿電壓降低。而對(duì)于如圖13(b)所示的自屏蔽高壓集成電路結(jié)構(gòu)，高壓互連線為內(nèi)互連，沒(méi)有跨過(guò)器件漂移區(qū)和高壓結(jié)終端，從根本上避免了高壓互連線帶來(lái)的不利影響。

圖12 具有SRFP 結(jié)構(gòu)的二極管

圖13 高壓集成電路結(jié)構(gòu)

KIM 提出一種新的隔離自屏蔽結(jié)構(gòu)，消除如圖14所示的傳統(tǒng)自屏蔽結(jié)構(gòu)中LDMOS 與高端控制部分的泄漏電流問(wèn)題，通過(guò)在高端區(qū)增加高摻雜的N 型埋層，實(shí)現(xiàn)dV/dt 為65 kV/μs 的600 V 高端IGBT 驅(qū)動(dòng)電路[87]。圖15(a)給出了隔離自屏蔽結(jié)構(gòu)的平面圖，圖15(b)給出了圖15(a)中aa'剖面結(jié)構(gòu)圖。隔離自屏蔽結(jié)構(gòu)在LDMOS 和高端控制部分間增加了由P-bottom和P-top 形成的P-isolation，利用P-isolation 和N-epi的反向偏置，消除傳統(tǒng)自屏蔽結(jié)構(gòu)中的漏電流通路。通過(guò)增加N 型埋層，增強(qiáng)隔離區(qū)P-bottom 的耗盡，并提高高側(cè)器件的穿通擊穿電壓，增強(qiáng)高側(cè)電路的dV/dt能力。隨后，KIM 基于600 V 高低壓兼容工藝，通過(guò)修改P 型襯底電阻率、P-isolation 劑量和高壓互連線距硅表面的介質(zhì)厚度，在200 Ω·cm 的P 型襯底材料上實(shí)現(xiàn)基于隔離自屏蔽結(jié)構(gòu)的1200 V 互連技術(shù)[88]。

圖14 傳統(tǒng)自屏蔽結(jié)構(gòu)漏電流問(wèn)題示意圖

圖15 隔離自屏蔽結(jié)構(gòu)

電子科技大學(xué)設(shè)計(jì)并實(shí)現(xiàn)一種1P1M 耦合式C型（Coupled）高壓電平位移結(jié)構(gòu)，通過(guò)引入接GND、VB的柵、漏金屬場(chǎng)板高壓結(jié)終端結(jié)構(gòu)代替部分多晶場(chǎng)板高壓結(jié)終端，巧妙地保留了原有的耐壓場(chǎng)板，避免了電路中兩個(gè)poly 硅柵LDMOS 的短接。該1P1M 耦合式C 型高壓電平位移結(jié)構(gòu)避免了常用S 型結(jié)構(gòu)中LDMOS 漏極HVI 跨過(guò)器件源側(cè)及高壓結(jié)終端時(shí)的兩處高場(chǎng)區(qū)，以直接耦合式實(shí)現(xiàn)了高壓電平位移和高低壓隔離，且減小了芯片面積[89]。

4.3 抗dV/dt 技術(shù)與di/dt 技術(shù)

在功率系統(tǒng)工作時(shí)，高壓的變化會(huì)產(chǎn)生很強(qiáng)烈的dV/dt 問(wèn)題，實(shí)驗(yàn)表明多數(shù)的高壓柵驅(qū)動(dòng)電路失效和損壞主要是由于dV/dt 問(wèn)題所導(dǎo)致。其中高的dV/dt 不僅是在功率開(kāi)關(guān)上產(chǎn)生誤控制信號(hào)從而導(dǎo)致功率管誤開(kāi)啟，高的dV/dt 對(duì)于柵驅(qū)動(dòng)電路內(nèi)部也會(huì)導(dǎo)致誤脈沖信號(hào)。因高壓柵驅(qū)動(dòng)電路結(jié)構(gòu)上的特殊性，這些誤脈沖信號(hào)會(huì)導(dǎo)致驅(qū)動(dòng)電路輸出偽開(kāi)啟信號(hào)，導(dǎo)致功率管誤開(kāi)啟。采用脈沖濾波技術(shù)和具有共模抑制能力的三LDMOS 電平位移技術(shù)可以在一定程度上抑制上述現(xiàn)象的發(fā)生。但是，帶來(lái)的不利因素是驅(qū)動(dòng)電路功耗增加、傳輸延遲時(shí)間受限。因此，濾波時(shí)間和窄脈沖時(shí)間的選擇需要綜合實(shí)際應(yīng)用需求加以考慮?？筪V/dt關(guān)鍵技術(shù)包括芯片內(nèi)部和芯片外部不同的技術(shù)，主要包括驅(qū)動(dòng)電流的Slope 控制、功率開(kāi)關(guān)的柵漏Miller電容的減?。ú捎肧plit 柵）、采用快恢復(fù)二極管續(xù)流、電壓箝位等[90-92]。

而di/dt 問(wèn)題主要帶來(lái)VS出現(xiàn)負(fù)電壓的情形，導(dǎo)致高壓柵驅(qū)動(dòng)電路閂鎖，從而導(dǎo)致高壓柵驅(qū)動(dòng)電路燒毀，通常需要在工藝和器件層面，乃至版圖層面加以考慮。在集成電路中恰當(dāng)引入泄流路徑和進(jìn)行電壓箝位能在一定程度上抑制上述現(xiàn)象的發(fā)生。另外，功率開(kāi)關(guān)回路和自舉回路的恰當(dāng)設(shè)計(jì)也是必須的[93-94]。感性負(fù)載中VS負(fù)電壓產(chǎn)生的原理以圖16 的典型半橋電路予以說(shuō)明。該電路中寄生電感主要是源于功率器件封裝時(shí)的引線電感以及在PCB 排版時(shí)的走線電感，在圖中用LC和LE表示，當(dāng)上管導(dǎo)通下管關(guān)斷時(shí)，電流從母線電壓HV 通過(guò)上管流向負(fù)載；之后若上管關(guān)斷，因?yàn)榱鹘?jīng)感性負(fù)載的電流不能發(fā)生突變，則電流方向會(huì)暫時(shí)轉(zhuǎn)換為從下管的體二極管續(xù)流流向負(fù)載，導(dǎo)致在VS腳和GND 之間出現(xiàn)了一個(gè)負(fù)電壓，回路的寄生電感越大，電流的變化率越大，則VS腳產(chǎn)生的負(fù)壓越大。

圖16 瞬時(shí)VS變化過(guò)程

4.4 抗閂鎖技術(shù)

與CMOS 工藝相同，閂鎖效應(yīng)也是高壓功率集成電路中普遍存在的可靠性問(wèn)題之一。由于BCD 工藝集成了BJT、CMOS、DMOS 以及它們的隔離結(jié)構(gòu)，不可避免的會(huì)存在寄生P-N-P-N 可控硅結(jié)構(gòu)，為閂鎖效應(yīng)的發(fā)生提供了可能。當(dāng)滿足觸發(fā)條件，則會(huì)使寄生可控硅結(jié)構(gòu)導(dǎo)通，兩個(gè)寄生雙極型晶體管形成正反饋電流通路，導(dǎo)致大電流通過(guò)，使芯片發(fā)熱燒毀，帶來(lái)嚴(yán)重危害。為避免閂鎖效應(yīng)的發(fā)生，版圖設(shè)計(jì)優(yōu)化是BCD 工藝常見(jiàn)的加固方法，與CMOS 設(shè)計(jì)類似，優(yōu)化布局控制不同器件之間的間距以避免閂鎖發(fā)生。此外，在閉鎖路徑中添加Well Pickups 結(jié)構(gòu)或插入雙保護(hù)環(huán)是較常見(jiàn)的解決方案，還可以加入主動(dòng)保護(hù)環(huán)電路來(lái)抗閂鎖[95]。圖17 給出了BCD 集成工藝中的保護(hù)環(huán)結(jié)構(gòu)以及閂鎖路徑示意圖[96]。

圖17 BCD 集成工藝中的保護(hù)環(huán)結(jié)構(gòu)以及閂鎖路徑

4.5 版圖技術(shù)

功率IC 版圖設(shè)計(jì)應(yīng)當(dāng)綜合考慮各方面的因素，包括器件自身特性以及高壓和低壓器件之間的相互影響等，涉及器件的終端結(jié)構(gòu)、寄生參數(shù)、噪聲、ESD 能力、閂鎖效應(yīng)和隔離等方面[97-104]。

功率管的版圖一般有圓形、跑道形、叉指狀等形狀，叉指狀版圖如圖18 所示。對(duì)于高功率大電流的器件通常會(huì)采用叉指狀版圖，器件具有較大的寬長(zhǎng)比。叉指狀版圖中存在以源極為中心的終端區(qū)域以及以漏極為中心的終端區(qū)域，需要單獨(dú)的優(yōu)化設(shè)計(jì)，否則會(huì)致使在這部分區(qū)域發(fā)生小曲率結(jié)或由于直道區(qū)和終端區(qū)電場(chǎng)不連續(xù)造成的提前擊穿問(wèn)題[105]。

圖18 叉指狀高壓LDMOS 器件版圖結(jié)構(gòu)

對(duì)于圖18 中的叉指狀高壓LDMOS 器件版圖結(jié)構(gòu)，由于器件較長(zhǎng)，會(huì)存在長(zhǎng)的多晶硅柵極。通常來(lái)說(shuō)，多晶硅柵作為版圖中的電極，方塊電阻通常為10～30 Ω，相比于金屬，多晶硅的方塊電阻較大，則在叉指狀的器件版圖結(jié)構(gòu)中，較長(zhǎng)的多晶硅會(huì)導(dǎo)致較大的多晶硅柵電阻，則在離多晶硅柵極輸入信號(hào)位置較遠(yuǎn)處會(huì)出現(xiàn)多晶硅柵下溝道的滯后開(kāi)啟和滯后關(guān)斷的現(xiàn)象，從而造成整個(gè)器件不同溝道位置不均勻的開(kāi)啟和關(guān)斷，進(jìn)而影響器件的使用可靠性。為此，可以在多晶硅間續(xù)長(zhǎng)度方向上不同位置打孔，通過(guò)金屬短接的方式來(lái)降低柵極輸入電阻。

而對(duì)于金屬連線而言，首先需要考慮因?yàn)殡娏鬟^(guò)大將金屬線條熔斷，而造成短路現(xiàn)象，所以金屬線條的寬度通常要大于設(shè)計(jì)規(guī)則中定義的最小寬度。此外，對(duì)于版圖的設(shè)計(jì)尤其是對(duì)功率管的版圖而言，通常來(lái)說(shuō)金屬比較薄，常為1～2 μm，當(dāng)有源區(qū)的電阻較小的時(shí)候，金屬上的壓降是不可以忽略的。因此，人們采用多層金屬布線以及厚金屬的方式來(lái)進(jìn)一步降低源漏之間的電阻。在滿足電流要求的情況下，還可以通過(guò)以下幾種方式降低金屬電阻：一個(gè)是采用并聯(lián)布線的方式，將金屬重疊形成并聯(lián)結(jié)構(gòu)，不僅大大降低了電阻也節(jié)省了一定的面積，另一個(gè)是在滿足設(shè)計(jì)規(guī)則的情況下盡可能地多打接觸孔，或者打長(zhǎng)條型的孔，通過(guò)接觸孔并聯(lián)的方式降低接觸孔金屬電阻。

5 展望

伴隨半導(dǎo)體工藝特征尺寸的不斷縮小，制造成本呈指數(shù)上升。隨著線寬接近納米尺度，量子效應(yīng)越來(lái)越明顯，同時(shí)芯片的泄漏電流也越來(lái)越大，導(dǎo)致微電子產(chǎn)業(yè)從“摩爾定律”時(shí)代逐漸向“后摩爾”時(shí)代遷移?！昂竽枴睍r(shí)代中的“More than Moore”概念，使得功率集成電路在集成電路領(lǐng)域所扮演的角色越來(lái)越重要。此外，隨著電子應(yīng)用多元化與多樣性的發(fā)展，要求電子系統(tǒng)的“重要”組成部分——功率集成電路具有更高的性能，這一要求正促使著相關(guān)微電子技術(shù)的發(fā)展。另一方面，微電子工藝的進(jìn)步、功率器件特性的改進(jìn)以及新型器件的出現(xiàn)，又不斷地加速著功率集成電路技術(shù)的進(jìn)步。因此，未來(lái)功率集成電路將會(huì)對(duì)工藝、器件、核心芯片、系統(tǒng)拓?fù)浼癊DA 軟件等方面提出越來(lái)越高的挑戰(zhàn)。

實(shí)際的應(yīng)用需求是功率集成電路技術(shù)進(jìn)步的源動(dòng)力。如何進(jìn)一步提高功率集成電路的功率容量（提高耐壓、電流）、提高工作頻率、降低損耗、提高可靠性以及完善功能等指標(biāo)，始終是功率集成電路發(fā)展的目標(biāo)。近幾十年來(lái)，新原理、新技術(shù)、新材料的不斷提出和使用，使得功率集成電路技術(shù)有了長(zhǎng)足的發(fā)展。目前，功率集成電路的工作電壓等級(jí)已從幾十伏提高到上千伏，同時(shí)在小尺寸的節(jié)點(diǎn)中進(jìn)行了電壓拓展；電流能力從毫安級(jí)或安培級(jí)提高到幾十安培級(jí)，甚至向百安培級(jí)發(fā)展；由功率集成電路構(gòu)成的功率變換系統(tǒng)的效率也顯著提升；同時(shí)越來(lái)越多的功率集成電路開(kāi)始支持?jǐn)?shù)字接口和協(xié)議。在功率集成電路技術(shù)領(lǐng)域，一系列的突破性技術(shù)進(jìn)步呼之欲出?？梢灶A(yù)見(jiàn)未來(lái)功率集成電路技術(shù)仍將有巨大的發(fā)展，高功率密度、高速、更加智能化的功率集成電路將層出不窮。

5.1 低Qg技術(shù)

功率器件在高頻運(yùn)行下的功率損耗可分為導(dǎo)通損耗、柵極驅(qū)動(dòng)損耗和開(kāi)關(guān)損耗三部分[106]。導(dǎo)通損耗與Ron,sp有關(guān)，柵極驅(qū)動(dòng)損耗則主要與總的柵極電荷量Qg成正比，開(kāi)關(guān)損耗隨著上升和下降時(shí)間的增加而增大，也是由Qg決定。由于開(kāi)關(guān)頻率高，低壓功率器件的Qg被廣泛研究來(lái)降低柵極驅(qū)動(dòng)損耗和開(kāi)關(guān)損耗[107-114]。然而，由于在一般的AC/DC 開(kāi)關(guān)應(yīng)用中，高壓集成功率器件的工作頻率一般都在200 kHz 以下，因此柵極驅(qū)動(dòng)損耗和開(kāi)關(guān)損耗并不是主要考慮的問(wèn)題，早期主要的研究集中在降低導(dǎo)通損耗上。而隨著應(yīng)用頻率的提升，如基于硅材料的功率集成器件達(dá)到1 MHz 甚至10 MHz 以上的應(yīng)用，則Qg的影響會(huì)更為顯著。因此，當(dāng)導(dǎo)通損耗不斷減小時(shí)，Qg的進(jìn)一步減小可有助于由于頻率增加而帶來(lái)的開(kāi)關(guān)損耗的降低，所以如何進(jìn)一步降低Qg，從而降低器件的柵極驅(qū)動(dòng)損耗和開(kāi)關(guān)損耗，將會(huì)是未來(lái)功率集成器件及電路繼續(xù)發(fā)展的方向之一。

5.2 GaN、SiC 功率器件及其集成技術(shù)

大功率、高頻、高壓、高溫及抗輻照等應(yīng)用需求的增長(zhǎng)，催生寬禁帶器件等新型器件的出現(xiàn)。這為“More than Moore”的實(shí)現(xiàn)提供了無(wú)限的想象空間。毫無(wú)疑問(wèn)，GaN 和SiC 等新型器件及其集成工藝將成為未來(lái)功率集成領(lǐng)域的研究熱點(diǎn)[115]。

傳統(tǒng)的硅功率器件的效率、開(kāi)關(guān)速度以及最高工作溫度已逼近其極限，而寬禁帶半導(dǎo)體（如GaN、SiC）成為應(yīng)用于功率管理的理想替代材料。相對(duì)于傳統(tǒng)硅技術(shù)，GaN 電子器件具有更高的開(kāi)關(guān)速度、更低的導(dǎo)通損耗以及更高的工作溫度。目前，對(duì)GaN、SiC 高壓功率器件的研究集中在分立器件上，但是GaN 等材料的功率集成技術(shù)已被證明是可行的并有產(chǎn)品推出。高度集成化的GaN 功率管理系統(tǒng)將實(shí)現(xiàn)傳統(tǒng)硅功率芯片難以達(dá)到的工作安全性、工作速度及高溫承受能力，它是未來(lái)功率集成技術(shù)發(fā)展的重要方向。例如小米公司推出的65 W 氮化鎵充電器的核心器件采用的是納微半導(dǎo)體的氮化鎵功率IC NV6115 和NV6117，這兩款芯片內(nèi)置驅(qū)動(dòng)器以及復(fù)雜的邏輯控制電路，針對(duì)高頻、軟開(kāi)關(guān)拓?fù)溥M(jìn)行了優(yōu)化，其導(dǎo)通電阻分別為170 mΩ 和120 mΩ，耐壓為650 V，支持2 MHz 開(kāi)關(guān)頻率。這款65 W 氮化鎵充電器與傳統(tǒng)產(chǎn)品相比，在尺寸相同的情況下，充電速度提高了3 倍，充分顯示了GaN 材料的巨大潛力。

5.3 部分SOI

SOI 材料雖然可以實(shí)現(xiàn)全介質(zhì)隔離，具有無(wú)閂鎖效應(yīng)、寄生電容小、漏電低等優(yōu)點(diǎn)，但是自熱效應(yīng)和縱向耐壓較低的問(wèn)題還是在一定程度上限制了SOI 器件的發(fā)展[116-117]。部分SOI 結(jié)構(gòu)的提出不僅改善了SOI器件的自熱問(wèn)題和縱向耐壓?jiǎn)栴}，還保留了SOI 材料中高壓功率器件和低壓CMOS 電路兼容的優(yōu)勢(shì)，具有非常好的發(fā)展?jié)摿114,118-120]。當(dāng)SOI 材料越來(lái)越便宜時(shí)，其獨(dú)特的優(yōu)勢(shì)可在功率半導(dǎo)體領(lǐng)域具有更為廣泛的應(yīng)用。

6 結(jié)束語(yǔ)

本文介紹了典型功率集成器件LDMOS 和LIGBT 結(jié)構(gòu)，功率集成電路工藝以及其他一些功率集成關(guān)鍵技術(shù)，由它們支撐實(shí)現(xiàn)的功率集成電路在消費(fèi)電子、汽車電子、顯示驅(qū)動(dòng)、LED 照明、航空航天和軌道交通等領(lǐng)域均有著廣泛的應(yīng)用，本文提到的許多技術(shù)方法已成功應(yīng)用于各類商用的電子系統(tǒng)。隨著人們對(duì)單片功率和開(kāi)關(guān)性能等的需求越來(lái)越高，相信未來(lái)低Qg技術(shù)、GaN 和SiC 器件及其功率集成技術(shù)以及部分SOI 技術(shù)等創(chuàng)新性的技術(shù)將會(huì)在“后摩爾”時(shí)代有著更廣泛的應(yīng)用，從而幫助人們?cè)O(shè)計(jì)出性能更優(yōu)越、成本更經(jīng)濟(jì)的功率集成電路，更好地服務(wù)于日益增長(zhǎng)的功率半導(dǎo)體市場(chǎng)。