一種簡(jiǎn)易數(shù)字移相器的設(shè)計(jì)

黃子君, 王文虎, 彭琛, 聶超凡

一種簡(jiǎn)易數(shù)字移相器的設(shè)計(jì)

黃子君, 王文虎, 彭琛, 聶超凡

(湖南文理學(xué)院 計(jì)算機(jī)與電氣工程學(xué)院, 湖南 常德, 415000)

基于微處理器STM32F407的數(shù)字移相器, 提出了一種數(shù)字可調(diào)的雙路移相器。移相器由微處理器片內(nèi)ADC采集輸入信號(hào), 借助FFT算法, 分辨輸入信號(hào)的頻率, 為精確取出一周期輸入信號(hào)的N點(diǎn)序列, 調(diào)節(jié)ADC的采樣頻率剛好為輸入信號(hào)的N倍, 取出N點(diǎn)數(shù)據(jù)序列, 運(yùn)用片內(nèi)定時(shí)器精確控制DAC輸出的延時(shí), 從而控制移相度數(shù), DAC循環(huán)輸出N點(diǎn)信號(hào)序列, 并經(jīng)過(guò)低通濾波器, 得到移相信號(hào)。為保證移相信號(hào)幅頻無(wú)失真, 引入反饋驗(yàn)證, 采集輸出的移相信號(hào)與輸入信號(hào)進(jìn)行頻譜比對(duì), 若不一致, 則重新移相, 直至幅頻一致。設(shè)計(jì)實(shí)現(xiàn)了輸入信號(hào)0o～360o任意度數(shù)的移相, 移相效果良好。

數(shù)字移相; FFT; 微處理器; 兩路移相

移相器為微波信號(hào)調(diào)節(jié)處理電路中必不可少的器件, 在雷達(dá)、通信和儀器儀表等領(lǐng)域有著廣泛的應(yīng)用。隨著電子技術(shù)及信號(hào)處理技術(shù)的發(fā)展, 對(duì)信號(hào)移相的高精度、多路輸出等要求越來(lái)越高。早期模擬移相器大多基于矢量合成理論設(shè)計(jì)而成[1–3], 模擬移相器是利用模擬電路進(jìn)行相位調(diào)節(jié), 但電路復(fù)雜, 線性差, 精度低, 且難以實(shí)現(xiàn)0o～360o的相位調(diào)節(jié)。而數(shù)字移相器穩(wěn)定性好, 可靠性高以及隨著對(duì)相位調(diào)節(jié)精度的要求越來(lái)越高, 數(shù)字移相器發(fā)展迅速, 具有高精度、靈活性好等優(yōu)點(diǎn)[4]。如DDS數(shù)字移相器的設(shè)計(jì)、鎖相環(huán)以及基于FPGA的數(shù)字移相設(shè)計(jì)[4–7]。但是, 文獻(xiàn)[4]、[5]中借助DDS設(shè)計(jì)數(shù)字移相器, 移相器限于對(duì)直接數(shù)字合成信號(hào)的移相, 無(wú)法實(shí)現(xiàn)電路中任意周期信號(hào)的移相, 文獻(xiàn)[6]、[7]借助鎖相環(huán)或FPGA進(jìn)行移相, 需要搭建0°～90°移相電路、象限選擇等外圍電路, 更無(wú)法實(shí)現(xiàn)多路移相輸出。鑒于上述問(wèn)題, 本文基于STM32F407設(shè)計(jì)了一種數(shù)字移相器, 結(jié)構(gòu)簡(jiǎn)單, 無(wú)需外接移相電路, 由人機(jī)接口配置移相度數(shù), 可對(duì)電路中的任意周期信號(hào)實(shí)現(xiàn)移相, 實(shí)現(xiàn)了0o～360o的相位調(diào)節(jié), 可雙路移相輸出。

1 硬件設(shè)計(jì)

硬件部分由STM32F407最小系統(tǒng)應(yīng)用電路、人機(jī)接口、前置調(diào)理電路(跟隨器)以及低通濾波電路等組成。其中, GPIO_A3為片內(nèi)ADC1移相信號(hào)輸入端口, GPIO_A6為ADC2反饋信號(hào)輸入口, GPIO_A4、GPIO_A5分別為DAC1和DAC2, 分別輸出兩路不同的移相信號(hào)。人機(jī)接口由4×4矩陣鍵盤(pán)(分為數(shù)字鍵和功能鍵)以及LCD液晶屏構(gòu)成, 用于相位配置。LCD液晶屏顯示移相信息, 數(shù)字移相電路如圖1所示。

圖1 數(shù)字移相電路

前置調(diào)節(jié)電路在信號(hào)輸入端與ADC1輸入端之間接入電壓跟隨器(前置調(diào)理電路), 起到阻抗變換的作用, 即跟隨器有輸入阻抗大, 輸出阻抗小的特性, 接入后與ADC1輸入阻抗匹配, 使得ADC1采集更為精確, 從而達(dá)到更好的效果。DAC輸出的移相信號(hào)為離散信號(hào), 經(jīng)過(guò)低通濾波器進(jìn)行還原濾波, 無(wú)失真還原為光滑的連續(xù)信號(hào)。巴特沃斯低通濾波器, 通頻帶內(nèi)的頻率響應(yīng)曲線平坦, 阻頻帶內(nèi)頻率響應(yīng)曲線逐漸下降[8–9], 適合還原移相信號(hào)。借助Filter_solution仿真配置低通濾波電路參數(shù), 設(shè)置如下: 濾波器類(lèi)型為巴特沃斯濾波器, 截止頻率為10 kHz的3階有源低通濾波, 波特圖顯示頻率范圍為1 Hz至100 kHz以及增益為1。如圖2所示, 圖2a及圖2b分別為三階巴特沃斯低通濾波仿真電路圖及波特圖。

系統(tǒng)以STM32F407為主控制芯片, 片內(nèi)有高精度的ADC(12位)、定時(shí)器, 并有兩路DAC(12位), 可實(shí)現(xiàn)雙DAC輸出。為保證對(duì)輸入信號(hào)的無(wú)干擾采集, 輸入信號(hào)in經(jīng)過(guò)跟隨器后, 由片內(nèi)ADC采集, 通過(guò)移相算法并借助片內(nèi)兩路DAC實(shí)現(xiàn)雙路移相信號(hào)輸出。移相信號(hào)o1、o2的移相相位通過(guò)鍵盤(pán)分別設(shè)定, 并通過(guò)兩路DAC同時(shí)輸出。DAC輸出的移相信號(hào)為多點(diǎn)構(gòu)成的離散信號(hào), 需經(jīng)過(guò)低通濾波器進(jìn)行填充濾波, 將移相信號(hào)無(wú)失真恢復(fù)成連續(xù)信號(hào), 最終得到移相信號(hào)o1、o2?？蓡温份敵龌螂p路輸出。顯示模塊顯示輸入信號(hào)與移相信號(hào)的信號(hào)頻率、幅值, 以及移相信號(hào)的移相度數(shù)大小等信息。

2 數(shù)字移相算法

移相算法由三部分構(gòu)成, 測(cè)頻、移相和驗(yàn)證, 如圖3所示。輸入信號(hào)in經(jīng)ADC采集后, 需對(duì)信號(hào)測(cè)頻, 為調(diào)節(jié)ADC的采樣頻率為輸入信號(hào)頻率的倍(為精確取出一周期輸入信號(hào)的點(diǎn)序列)。測(cè)頻采用基4-FFT算法, 為能對(duì)更大頻率范圍的信號(hào)進(jìn)行測(cè)頻, ADC以最大的采樣頻率1 MHz對(duì)輸入信號(hào)in進(jìn)行采樣[10], 將采樣得到的實(shí)數(shù)點(diǎn)轉(zhuǎn)換為復(fù)數(shù)點(diǎn), 其實(shí)部為ADC采集得到的數(shù)據(jù), 虛部設(shè)為0[11]。將復(fù)數(shù)序列裝入FFT算法輸入序列, 經(jīng)快速傅里葉變換后, 得到信號(hào)的頻譜, 從而得到輸入信號(hào)的頻率大小[10]。

圖3 移相算法框圖

輸入信號(hào)in的頻率大小為, 采樣頻率為s, 序列點(diǎn)數(shù)=s/; 移相時(shí), 通過(guò)定時(shí)器控制序列輸出延時(shí)時(shí)間, 進(jìn)行相位配置, 使輸入信號(hào)與輸出信號(hào)存在相位差, 即移相度數(shù), 再由DAC循環(huán)輸出點(diǎn)信號(hào)序列, 即移相信號(hào), 移相范圍0o至360o。

輸入信號(hào)in一周期的數(shù)據(jù)裝入移相數(shù)組, 點(diǎn)數(shù)為, 移相度數(shù)為, 移相輸出延時(shí)(最小為1/(84 × 106), 84M為微處理器最高時(shí)鐘), 對(duì)應(yīng)關(guān)系為= 360°/; 確定移相度數(shù)后, 即可確定移相延時(shí)的大小, 由定時(shí)器延時(shí)后觸發(fā)DAC循環(huán)輸出移相數(shù)組的數(shù)據(jù), 得到一路移相信號(hào)。需要輸出第二路移相信號(hào)時(shí), 重復(fù)上式得到第二路的移相輸出延時(shí)后, 由另一路DAC輸出相應(yīng)的移相信號(hào)[12]。

為驗(yàn)證輸出的移相信號(hào)有無(wú)失真, 移相信號(hào)輸出后, 由另一路ADC采集移相信號(hào), 并通過(guò)FFT算法, 得到頻譜, 與輸入信號(hào)信號(hào)比較, 以驗(yàn)證移相信號(hào)是否失真, 若信號(hào)失真, 則重新采集輸入信號(hào)進(jìn)行移相。

移相信號(hào)由DAC輸出, 故為保證輸出的移相信號(hào)可通過(guò)低通濾波器不失真恢復(fù), 須保證采集輸入信號(hào)一周期的序列點(diǎn)數(shù)不能太小。由實(shí)驗(yàn)觀察可得, 當(dāng)小于70點(diǎn)時(shí), DAC輸出的離散移相信號(hào), 無(wú)法還原恢復(fù), 故須不小于70。當(dāng)為70時(shí), ADC的采樣頻率應(yīng)對(duì)應(yīng)為輸入信號(hào)頻率的70倍。故而, 限于微處理器片內(nèi)ADC的采樣頻率, 采集信號(hào)的頻率不能過(guò)高, 當(dāng)序列點(diǎn)數(shù)為70時(shí), ADC以最大的采樣頻率(1 MHz)采集信號(hào), 則輸入信號(hào)的頻率應(yīng)不大于14.285 kHz(1 MHz除以70為14.285 kHz), 即可移相信號(hào)的最大頻率為14.258 kHz。

3 軟件設(shè)計(jì)

系統(tǒng)首先對(duì)ADC, DAC, LCD以及按鍵進(jìn)行初始化, 由ADC進(jìn)行信號(hào)采集, 并利用FFT[13]算法進(jìn)行測(cè)頻, 測(cè)頻后進(jìn)入移相操作, 最后由DAC輸出移相信號(hào)。此外, 采集輸出的移相信號(hào)進(jìn)行頻譜驗(yàn)證, 確保輸出信號(hào)正確, 主程序流程如圖4所示。

測(cè)頻程序流程圖如圖5所示, ADC1由定時(shí)器觸發(fā)開(kāi)始采集信號(hào), 由DMA傳輸數(shù)據(jù)。ADC1每隔一個(gè)時(shí)段以最大采樣速率(1 M/s)采樣信號(hào), 并將采樣的數(shù)據(jù)通過(guò)FFT運(yùn)算以測(cè)量輸入信號(hào)頻率, 根據(jù)輸入信號(hào)的頻率調(diào)節(jié)ADC1的采樣頻率為輸入信號(hào)的N倍。測(cè)頻后進(jìn)入移相, 移相程序流程圖如圖5所示, 由ADC1提取一個(gè)周期信號(hào)的數(shù)據(jù)序列, 將得到的一周期的數(shù)據(jù)序列, 按移相度數(shù)配置移相定時(shí)器, 定時(shí)器延時(shí)觸發(fā)控制DAC輸出, 即定時(shí)器分別控制DAC1、DAC2的輸出延時(shí), 從而得到相應(yīng)移相度數(shù)的移相輸出信號(hào), 可選擇單路移相輸出或雙路移相輸出。為保持原信號(hào)的頻率、幅值等特性DAC輸出速率與ADC采用速率一致。為輸出連續(xù)的周期信號(hào), DAC循環(huán)輸出N個(gè)點(diǎn)的數(shù)據(jù)序列(即一周期的信號(hào))。

圖4 主程序流程圖

圖5 測(cè)頻程序流程圖

圖6 移相程序流程圖

移相信號(hào)輸出后, 為保證輸出的移相信號(hào)除相位外幅頻與輸入信號(hào)一致、無(wú)失真, 則利用ADC2(采樣頻率1 M/s)采集低通濾波器輸出的移相信號(hào)作為反饋信號(hào), 進(jìn)行FFT運(yùn)算, 得到頻譜, 并與輸入信號(hào)的頻譜進(jìn)行對(duì)比驗(yàn)證, 若輸出信號(hào)出現(xiàn)了幅頻失真, 與輸入信號(hào)幅頻不匹配, 則重新執(zhí)行測(cè)頻移相程序進(jìn)行移相。

4 實(shí)驗(yàn)結(jié)果

當(dāng)輸入信號(hào)為10 kHz的正弦波時(shí), 實(shí)驗(yàn)現(xiàn)象如圖7所示。其中圖a波形1為原信號(hào)輸入, 波形2為進(jìn)行移相設(shè)置移相270o時(shí)DAC1輸出的信號(hào), 波形3為進(jìn)行相位設(shè)置移相180o時(shí)DAC2輸出的波形; 同樣圖b三路信號(hào)分別為原信號(hào)輸入波形1, 原信號(hào)經(jīng)過(guò)移相設(shè)置, 輸出移相91o信號(hào)為波形2, 移相設(shè)置360o信號(hào)為波形3。圖7(a)、(b)三路波形幅值均為2 V且當(dāng)前頻率為10 kHz, 移相效果良好。

實(shí)現(xiàn)了周期信號(hào)的數(shù)字移相, 由按鍵配置輸出兩路不同的移相輸出信號(hào), 移相范圍0o到360o, 最小步進(jìn)由定時(shí)器控制, 可達(dá)0.001o。受片內(nèi)ADC采樣頻率影響, 采樣的范圍小, 只能對(duì)頻率在14.285 kHz以?xún)?nèi)的信號(hào)進(jìn)行移相處理, 更高頻率的信號(hào)無(wú)法進(jìn)行移相。若要對(duì)更高頻信號(hào)移相, 則需要采用頻率更高的外部專(zhuān)用高速ADC、DAC芯片, 以及采用時(shí)鐘頻率更高的處理器作為移相系統(tǒng)的主控芯片, 使采樣范圍提高, 從而對(duì)信號(hào)進(jìn)行更大頻率范圍的移相, 提升移相器的性能指標(biāo), 并采用多三路及以上的DAC輸出, 得到多路不同的移相輸出。

圖7 移相信號(hào)波形

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Design of a simple digital phase shifter

Huang Zijun, Wang Wenhu, Peng Chen, Nie Chaofan

(College of Computer and Electrical Engineering, Hunan University Arts & Science, Changde 415000, China)

Based on the digital phase shifter of microprocessor STM32F407, a digital adjustable dual-channel phase shifter is proposed. The phase shifter collects the input signal by the on-chip ADC of the microprocessor, and uses the FFT algorithm to distinguish the frequency of the input signal. In order to accurately extract the N-point sequence of the input signal in a period, adjust the sampling frequency of the ADC to be exactly N times the input signal. The N-point data sequence uses the on-chip timer to precisely control the delay of the DAC output, thereby controlling the degree of phase shift. The DAC cyclically outputs the N-point signal sequence and passes through a low-pass filter to obtain the phase-shifted signal. In order to ensure that the amplitude and frequency of the phase-shifted signal is not distorted, feedback verification is introduced, and the collected and output phase-shifted signal is compared with the input signal. The design realizes the phase shift of the input signal by any degree from 0oto 360o, and the phase shift effect is good.

digital phase shift; FFT; MCU; two-way phase shift

TN 623

A

1672–6146(2021)02–0063–05

10.3969/j.issn.1672–6146.2021.02.013

黃子君, gannbatte@163.com。

2020–09–23

湖南省大學(xué)生創(chuàng)新創(chuàng)業(yè)訓(xùn)練計(jì)劃項(xiàng)目(湘教通〔2019〕219號(hào))。

(責(zé)任編校: 劉剛毅)