永磁直驅(qū)風(fēng)電機(jī)組硬件在環(huán)實(shí)時(shí)仿真方法分析

牟 迪，曹 斌，王立強(qiáng)

（1.國電和風(fēng)風(fēng)電開發(fā)有限公司，沈陽 110000；2.內(nèi)蒙古電力科學(xué)研究院，呼和浩特 010020；3.內(nèi)蒙古自治區(qū)電力系統(tǒng)智能化電網(wǎng)仿真企業(yè)重點(diǎn)實(shí)驗(yàn)室，呼和浩特 010020）

0 引言

隨著新能源行業(yè)的迅猛發(fā)展，新能源裝機(jī)及發(fā)電量占比不斷增加，與此同時(shí)，新能源并網(wǎng)帶來的問題也日益增多，其中，風(fēng)電機(jī)組在并網(wǎng)運(yùn)行中存在的暫態(tài)穩(wěn)定、次同步振蕩[1-3]等問題，給電網(wǎng)的安全帶來新的挑戰(zhàn)。

目前，對于風(fēng)電機(jī)組的并網(wǎng)性能檢測主要通過現(xiàn)場測試的方式進(jìn)行，這種檢測手段周期長、費(fèi)用高且對環(huán)境有一定的要求，同時(shí)，對于控制器廠家而言，驗(yàn)證控制策略只能通過離線仿真的方式，仿真時(shí)間相對較長，且對于實(shí)際控制器的性能檢測沒有有效途徑。RT-LAB硬件在環(huán)實(shí)時(shí)仿真平臺的出現(xiàn)為風(fēng)電機(jī)組控制策略的驗(yàn)證和特性分析提供了解決方案，借助RT-LAB將控制器接入數(shù)字電網(wǎng)中，形成控制器硬件在環(huán)仿真結(jié)構(gòu)，該平臺具有強(qiáng)大的計(jì)算處理能力，能夠?qū)崿F(xiàn)控制策略的實(shí)時(shí)仿真與驗(yàn)證。目前RT-LAB平臺已廣泛用于新能源并網(wǎng)仿真特性研究中。文獻(xiàn)[4-7]利用RT-LAB搭建永磁直驅(qū)風(fēng)電機(jī)組的硬件在環(huán)仿真模型，文獻(xiàn)[8]搭建了鼠籠型風(fēng)電變流器的仿真模型。上述文獻(xiàn)均側(cè)重于仿真的實(shí)現(xiàn)，未對仿真原理和結(jié)果進(jìn)行深入研究。文獻(xiàn)[9-10]應(yīng)用平臺開展了直驅(qū)風(fēng)電機(jī)組次同步振蕩的仿真分析與研究，但在研究過程中對仿真模型進(jìn)行了簡化，并沒有對平臺的仿真過程進(jìn)行研究和討論。文獻(xiàn)[11]應(yīng)用該平臺介紹了風(fēng)電機(jī)組阻抗測量方法，提出仿真步長、接口延時(shí)、開關(guān)模型參數(shù)對風(fēng)機(jī)阻抗的影響，但對于不同仿真器間的建模并未進(jìn)行對比研究，對接口延時(shí)的研究不夠深入。

本文以永磁直驅(qū)風(fēng)電機(jī)組為研究對象，基于RT-LAB仿真平臺建立風(fēng)電機(jī)組硬件在環(huán)實(shí)時(shí)仿真模型，并開展相應(yīng)的研究工作，為風(fēng)電機(jī)組的實(shí)時(shí)仿真提供參考和借鑒。

1 RT-LAB硬件在環(huán)實(shí)時(shí)仿真平臺

RT-LAB硬件在環(huán)實(shí)時(shí)仿真平臺是基于Simu?link平臺的一套實(shí)時(shí)仿真系統(tǒng)，能夠進(jìn)行新能源控制器接入的硬件在環(huán)仿真。仿真平臺由上位機(jī)和下位機(jī)組成，上位機(jī)為普通計(jì)算機(jī)，用于建立數(shù)字模型；下位機(jī)為仿真器，用于仿真計(jì)算和與控制器的數(shù)據(jù)交互。仿真過程為：用戶在上位機(jī)的Simu?link軟件中按照模型定義規(guī)則建立仿真模型，編譯生成C代碼，通過以太網(wǎng)下載到仿真器中運(yùn)行，仿真器與控制器通過I/O板卡進(jìn)行數(shù)據(jù)的傳輸和交互，同時(shí)仿真器將用戶監(jiān)測信息傳輸至上位機(jī)顯示[12]。

2 CPU與FPGA仿真模型

RT-LAB仿真器包含中央處理器（Central Pro?cessing Unit，CPU）仿真器和現(xiàn)場可編程門陣列（Field-Programmable Gate Array，F(xiàn)PGA）仿真器，其中，CPU仿真器（OP5600）通過軟件形式進(jìn)行算法執(zhí)行和模型計(jì)算，仿真步長由模型的復(fù)雜程度而定，一般為5～100μs。對于新能源控制器，當(dāng)開關(guān)頻率較大時(shí)，CPU仿真往往無法滿足要求。FPGA仿真器（OP5607）采用硬件語言描述及流水線結(jié)構(gòu)[4]，仿真器內(nèi)置eHS解算器，仿真步長可達(dá)到ns級；同時(shí)，F(xiàn)PGA仿真器能夠通過底層文件直接管理I/O接口，無需返回模型經(jīng)數(shù)據(jù)傳輸模塊輸出，從而降低了接口延時(shí)，提升了仿真的準(zhǔn)確度。但是OP5607仿真器無法獨(dú)立進(jìn)行仿真計(jì)算，需借助CPU仿真器進(jìn)行聯(lián)合仿真，對于開關(guān)頻率小的仿真項(xiàng)目，占用了不必要的仿真資源。本文選取開關(guān)頻率為3 kHz的直驅(qū)風(fēng)機(jī)控制器，CPU仿真器的仿真步長能夠滿足仿真要求，因此，分別進(jìn)行CPU和CPU+FPGA的仿真建模。

2.1 CPU仿真模型

CPU仿真模型是指僅通過CPU仿真器建立的風(fēng)電機(jī)組模型，模型的主電路、信號接口模塊、數(shù)據(jù)處理模塊均在CPU仿真器中運(yùn)行，如圖1所示。其中，信號接口模塊由數(shù)字、模擬板卡模塊及信號調(diào)理模塊等組成，接收從風(fēng)機(jī)控制器傳輸?shù)臄?shù)字量輸入信號（DI），驅(qū)動(dòng)主電路的開關(guān)器件，同時(shí)從主電路采集模擬量輸出信號（AO）、數(shù)字量反饋信號（DO）傳輸至控制器，信號如表1所示。信號調(diào)理模塊對輸入/輸出信號進(jìn)行增益和限幅。數(shù)據(jù)處理模塊是對采集的電氣量進(jìn)行處理，并傳輸至顯示子系統(tǒng)中，用于監(jiān)視和查看仿真結(jié)果。

2.2 CPU+FPGA仿真模型

CPU+FPGA仿真模型采用CPU仿真器與FPGA仿真器聯(lián)合仿真的方式，結(jié)構(gòu)如圖2所示。其主電路模型在FPGA仿真器中運(yùn)行，與控制器的接口通過FPGA底層程序直接管理。主電路中源信號的給定模塊、eHS模塊和數(shù)據(jù)處理模塊在CPU仿真器中運(yùn)行，源信號的給定模塊用于主電路模型中電網(wǎng)和等效風(fēng)電機(jī)組的信號輸入，eHS模塊為CPU+FPGA仿真的管理模塊，包含仿真步長、輸入/輸出接口對應(yīng)關(guān)系、主電路模型關(guān)聯(lián)等設(shè)置。仿真器之間通過PCIe同步線進(jìn)行數(shù)據(jù)交互，通常FPGA仿真器的仿真步長為ns級，CPU仿真器的仿真步長為μs級，通過聯(lián)合仿真的方式實(shí)現(xiàn)小步長的精確仿真。

表1 仿真器與控制器間的交互數(shù)據(jù)

圖2 永磁直驅(qū)風(fēng)電機(jī)組CPU+FPGA仿真模型

3 仿真模型對比分析

針對兩種不同方式建立的直驅(qū)風(fēng)電機(jī)組實(shí)時(shí)仿真模型，從解算算法、仿真步長和產(chǎn)生的接口延時(shí)等方面進(jìn)行多角度對比分析。

3.1 解算算法分析

傳統(tǒng)CPU仿真采用節(jié)點(diǎn)分析法進(jìn)行電路求解，當(dāng)開關(guān)動(dòng)作時(shí)，網(wǎng)絡(luò)的拓?fù)浣Y(jié)構(gòu)隨之變化，從而重新構(gòu)建節(jié)點(diǎn)矩陣和預(yù)計(jì)算，需占用大量的內(nèi)存空間和計(jì)算量。由于實(shí)時(shí)仿真的要求，CPU模型對開關(guān)數(shù)量和仿真規(guī)模存在一定限制，如CPU仿真模型超過單一計(jì)算核心的計(jì)算能力，無法進(jìn)行實(shí)時(shí)仿真，可引入狀態(tài)空間節(jié)點(diǎn)算法（State-Space Nodal，SSN）對電路拓?fù)溥M(jìn)行劃分處理，以提高仿真計(jì)算效率。

SSN算法將電路系統(tǒng)劃分為兩個(gè)或多個(gè)子系統(tǒng)，每個(gè)子系統(tǒng)為一個(gè)獨(dú)立的狀態(tài)空間，通過狀態(tài)空間法進(jìn)行計(jì)算，子系統(tǒng)間使用節(jié)點(diǎn)算法求解節(jié)點(diǎn)網(wǎng)絡(luò)方程。通過SSN劃分后，降低了子系統(tǒng)的開關(guān)數(shù)量，加速并完成仿真計(jì)算[13-15]。

任意給定的子系統(tǒng)可以表示為：

對式（1）進(jìn)行離散化運(yùn)算，在t+Δt可得：

式中：yn t+Δt表示t+Δt時(shí)刻電壓值；ykhis為歷史電壓值；Wk n為系統(tǒng)阻抗矩陣歷史電壓值；un t+Δt表示外部注入子系統(tǒng)的電流，形成戴維南等效電路。最后與子系統(tǒng)間列寫的節(jié)點(diǎn)電壓表達(dá)式聯(lián)合求解，完成整個(gè)電路系統(tǒng)的計(jì)算[16]。對于含有k個(gè)開關(guān)器件的電路系統(tǒng)而言，仿真器需要對每種開關(guān)狀態(tài)進(jìn)行預(yù)計(jì)算并存儲(chǔ)得到的系統(tǒng)矩陣，k對應(yīng)的存儲(chǔ)取值為2k個(gè)；假設(shè)利用SSN算法將系統(tǒng)均分為兩部分，其對應(yīng)取值將縮減為2×2k/2，并分配在兩個(gè)計(jì)算核中并行計(jì)算，其計(jì)算量和存儲(chǔ)量大大降低。

CPU+FPGA仿真采用內(nèi)置的eHS解算器，采取小步長仿真且應(yīng)用離散化的普約維奇（Pejovic）等效方法，以避免矩陣因子化計(jì)算及大量求逆矩陣帶來的存儲(chǔ)和計(jì)算壓力[4]。在仿真過程中，Pejovic算法是將開關(guān)的導(dǎo)通狀態(tài)等效為電感，關(guān)斷等效為電容，通過離散化進(jìn)一步等效為電流源與電阻的并聯(lián)，因此有：

式中：Δt為仿真步長；ΔILhis(t-Δt)為電流源歷史值；GL為等效導(dǎo)納，即開關(guān)導(dǎo)通等效為電流源歷史值與導(dǎo)納GL的電阻并聯(lián)。

同理，開關(guān)關(guān)斷時(shí)有：

即開關(guān)關(guān)斷等效為電流源歷史值與導(dǎo)納GC的電阻并聯(lián)。

通過上述等效，避免了由于開關(guān)器件動(dòng)作導(dǎo)致矩陣重新構(gòu)建，相比于CPU仿真，減少了計(jì)算時(shí)間和存儲(chǔ)資源占用，使得仿真步長更小，計(jì)算更精細(xì)。

3.2 仿真步長對比分析

基于3.1節(jié)的分析，對兩種仿真模型分別進(jìn)行20%Un（Un為額定電壓）低電壓過渡仿真測試，并開展不同仿真步長的對比分析。模型均給定電動(dòng)機(jī)轉(zhuǎn)速為16 r/min，風(fēng)機(jī)有功功率輸出為1（p.u.），無功功率輸出為0。系統(tǒng)穩(wěn)定后使得電網(wǎng)電壓降低至0.2（p.u.），持續(xù)時(shí)間0.625 s。

3.2.1 CPU模型

RT-LAB軟件中集成了SSN解耦模塊，在直流母線處對模型進(jìn)行分割（見圖3），分割后模型能夠滿足實(shí)時(shí)仿真計(jì)算的要求。設(shè)定仿真步長為20μs。圖4為CPU模型20μs仿真步長測試曲線，可以看出，風(fēng)機(jī)正常并網(wǎng)持續(xù)一段時(shí)間后發(fā)生電壓跌落；風(fēng)電機(jī)組在正常及故障階段電流輸出波形均畸變嚴(yán)重。

圖3 含SSN的主電路模型

該模型雖然能夠完成風(fēng)機(jī)控制器的硬件在環(huán)仿真，但仿真波形的畸變嚴(yán)重，為提高仿真計(jì)算準(zhǔn)確度，將模型的仿真步長進(jìn)一步降低。RT-LAB平臺集成了RT-Events模塊庫，其中包含帶有時(shí)間戳信息的換流橋（Time Stamped Bridge，TSB）[17]，TSB可通過插值模擬采樣點(diǎn)間脈沖的跳變[18]提高仿真精度[19-20]；同時(shí)，將普通換流橋更換為TSB后，可降低模型的規(guī)模，進(jìn)一步精細(xì)仿真步長。引入TSB后，將仿真步長分別設(shè)置為10μs和5μs。由于風(fēng)電機(jī)組直接連接理想電壓源，電壓曲線均為理想波形，因此不再進(jìn)行對比。電流曲線如圖5所示。由圖5可見，仿真步長減小后，模型能夠進(jìn)行正常并網(wǎng)和故障暫態(tài)響應(yīng)的仿真。根據(jù)3種情形做出對應(yīng)的電流頻譜圖和電流諧波總畸變率，如圖6和表2所示。相比于20μs步長仿真波形，5μs與10μs的仿真波形差異不大，畸變率相近。

3.2.2 CPU+FPGA模型

CPU+FPGA仿真器可將主電路模型的仿真步長進(jìn)一步降低至ns級，開展與CPU仿真的對比研究。在FPGA仿真器中運(yùn)行主電路模型，仿真步長分別設(shè)定為2μs和0.5μs，CPU仿真器進(jìn)行電源及數(shù)據(jù)顯示等模塊的計(jì)算，仿真步長為20μs，電流仿真曲線如圖7所示。由圖5—圖7及表2、表3可見，相比于CPU仿真，CPU+FPGA仿真的電流波形及畸變率更小，仿真結(jié)果更理想。仿真步長的降低在一定程度上能夠獲得更理想的仿真效果，但考慮到風(fēng)電機(jī)組控制器的開關(guān)頻率為3 kHz，仿真形成的差異也受其他因素影響。

3.3 接口延時(shí)對比分析

圖6 CPU仿真不同步長電流頻譜圖

表2 CPU仿真電流總諧波畸變率 %

CPU仿真模型與控制器的數(shù)據(jù)交互需經(jīng)過數(shù)據(jù)接口模塊的處理，一個(gè)控制周期需要經(jīng)過模擬量輸出處理和數(shù)字量輸入處理兩次延時(shí)，而FPGA仿真器直接通過底層文件進(jìn)行數(shù)據(jù)訪問，減少了數(shù)據(jù)轉(zhuǎn)換的時(shí)間。通過自回路的方式進(jìn)行對應(yīng)不同仿真方式的接口延時(shí)測試，利用信號發(fā)生器分別向不同仿真模型輸入數(shù)字信號，經(jīng)模型處理后輸出模擬量信號，測量輸入輸出波形的延時(shí)，以模擬不同仿真模型之間的接口延時(shí)。表4為不同模型在不同仿真步長下的接口延時(shí)，CPU模型在不同仿真步長下產(chǎn)生的接口延時(shí)是一個(gè)波動(dòng)值，CPU+FPGA模型的延時(shí)為固定值，對于風(fēng)機(jī)控制器而言，一個(gè)控制指令流程如圖8所示。由圖8可見，忽略控制器計(jì)算的時(shí)間Tc，一個(gè)控制指令產(chǎn)生的延時(shí)：

結(jié)合表4可以看出，CPU仿真延時(shí)與仿真步長Ts有關(guān)，其值在Ts～2Ts波動(dòng)；CPU+FPGA仿真延時(shí)可分為兩部分，固有延時(shí)Ty1+Ty2和仿真步長Ts，其中固有延時(shí)為2μs。對于不同的仿真模型，在信號傳輸?shù)倪^程中均會(huì)產(chǎn)生延時(shí)，且與仿真步長相關(guān)?？紤]到CPU+FPGA仿真的步長更小和接口的訪問方式，其仿真精準(zhǔn)度更高。

圖7 CPU+FPGA仿真電流曲線

表3 CPU+FPGA仿真電流總諧波畸變率 %

表4 接口延時(shí) μs

圖8 控制指令流程

4 結(jié)論

本文基于RT-LAB仿真平臺，分別搭建了永磁直驅(qū)風(fēng)電機(jī)組的CPU仿真模型和CPU+FPGA仿真模型，研究了模型和解算算法的差異，從多角度對比了不同仿真器、仿真步長間的仿真結(jié)果差異并測量了產(chǎn)生的接口延時(shí)，得出結(jié)論如下：

（1）對于CPU模型而言，可通過引入SSN和TSB降低仿真規(guī)模和步長以提高仿真精度，但當(dāng)仿真步長足夠精細(xì)時(shí)，進(jìn)一步減少步長并不能夠改善仿真結(jié)果。

（2）定量研究了仿真接口延時(shí)與仿真器、仿真步長間關(guān)系，其中CPU仿真延時(shí)在Ts～2Ts波動(dòng)，CPU+FPGA仿真延時(shí)可分為固有延時(shí)2μs和仿真步長Ts，得出CPU+FPGA仿真產(chǎn)生的接口延時(shí)更小且恒定的結(jié)論。

（3）對于開關(guān)頻率較低的永磁直驅(qū)風(fēng)電機(jī)組，可運(yùn)用CPU模型進(jìn)行仿真，但CPU+FPGA模型的仿真結(jié)果更理想。