基于FPGA的雷達(dá)信號(hào)采集系統(tǒng)設(shè)計(jì)

熊 淳，張榮福

（上海理工大學(xué) 光電信息與計(jì)算機(jī)工程學(xué)院，上海 200093）

引 言

在國(guó)民經(jīng)濟(jì)快速增長(zhǎng)以及科學(xué)技術(shù)迅猛發(fā)展的大環(huán)境下，測(cè)控技術(shù)與儀器產(chǎn)業(yè)不斷發(fā)展，各個(gè)行業(yè)如軍事、醫(yī)療、體育、航天等對(duì)于儀器設(shè)備的要求越來(lái)越高，尤其是在高精度的檢測(cè)以及監(jiān)控中，儀器設(shè)備起著至關(guān)重要的作用，小型化、便攜化隨之成為普遍追求的目標(biāo)。在實(shí)際應(yīng)用中，要求信號(hào)采集系統(tǒng)具有實(shí)時(shí)性好、速率快、穩(wěn)定性高的特點(diǎn)。為了能提取雷達(dá)信號(hào)中攜帶的距離、速度等信息，需要有高速的雷達(dá)采集系統(tǒng)對(duì)前端雷達(dá)信號(hào)進(jìn)行精確的采集，方能保證解析出來(lái)信息的準(zhǔn)確性。

目前有基于單片機(jī)ARM[1]的數(shù)據(jù)采集系統(tǒng)，應(yīng)用此種方式設(shè)計(jì)的雷達(dá)采集系統(tǒng)，因單片機(jī)本身AD轉(zhuǎn)換涉及中斷進(jìn)出需要時(shí)間，盡管只需幾微秒，但會(huì)使整個(gè)雷達(dá)采集系統(tǒng)的轉(zhuǎn)換速率不高。另外也有基于DSP構(gòu)建的雷達(dá)采集系統(tǒng)[2]，雖然其優(yōu)勢(shì)是可以實(shí)現(xiàn)將前端采集和后端數(shù)據(jù)處理緊密結(jié)合，但是由于在DSP中程序不可并行執(zhí)行，所以該類采集系統(tǒng)在程序的執(zhí)行力以及采集速度方面是一個(gè)劣勢(shì)。

目前，隨著采集技術(shù)越來(lái)越先進(jìn)，總線技術(shù)的發(fā)展也提高了信號(hào)采集的速率和精度，許多對(duì)于采集精度要求特別高的雷達(dá)采集系統(tǒng)中都搭載了基于總線的數(shù)據(jù)采集板卡[3]，如許多主流的生產(chǎn)商如NI、GAGE等都推出了滿足各種場(chǎng)合需求的采集板卡[4]。雖然該系統(tǒng)可大大滿足對(duì)于采樣精度和速率的要求，但是采集板卡造價(jià)過(guò)于昂貴，且作為單獨(dú)設(shè)備使用不利于攜帶也不適用于構(gòu)成小型化的雷達(dá)系統(tǒng)。

基于上述問(wèn)題，本文設(shè)計(jì)了一種以現(xiàn)場(chǎng)可編程邏輯門(mén)陣列（field programmable gate array，F(xiàn)PGA）作為主控制器的雷達(dá)采集系統(tǒng)[5]。FPGA作為雷達(dá)采集系統(tǒng)核心，控制前端信號(hào)產(chǎn)生、信號(hào)采集以及信號(hào)傳輸。該系統(tǒng)利用FPGA內(nèi)部硬件并行的優(yōu)勢(shì)可以大大提高程序執(zhí)行效率，提高采集速率。因FPGA內(nèi)部具有可定制的電路，能在短時(shí)間內(nèi)完成FPGA設(shè)計(jì)的迭代，相較大型數(shù)據(jù)采集板卡，基于FPGA的采集系統(tǒng)成本更低，且體積小更易攜帶，方便測(cè)量。

1 雷達(dá)采樣系統(tǒng)組成

雷達(dá)采樣系統(tǒng)的總體結(jié)構(gòu)如圖1所示，整個(gè)系統(tǒng)由雷達(dá)前端收發(fā)部分、AD采集部分、數(shù)據(jù)緩存部分、串口收發(fā)部分、數(shù)據(jù)顯示部分等組成。雷達(dá)前端主要是由實(shí)驗(yàn)室雷達(dá)信號(hào)收發(fā)電路板構(gòu)成，由FPGA生成控制信號(hào)驅(qū)動(dòng)雷達(dá)前端ADF4158芯片[6]以及Infineon BGT24MTR12芯片[7]。ADF4158產(chǎn)生調(diào)制信號(hào)，BGT24MTR12產(chǎn)生24 GHz調(diào)頻連續(xù)波雷達(dá)信號(hào)并對(duì)回波信號(hào)進(jìn)行混頻降頻處理。AD采集部分利用AD7606芯片[8-9]（最大采樣率200 kHz）對(duì)經(jīng)過(guò)混頻以及取下變頻以后的回波信號(hào)進(jìn)行數(shù)據(jù)采集，由于中頻信號(hào)經(jīng)過(guò)降頻處理，頻率在幾千赫茲。故本系統(tǒng)數(shù)據(jù)采樣率定為20 kHz，一次采集1 024個(gè)點(diǎn)，以實(shí)現(xiàn)信號(hào)的完整采集。數(shù)據(jù)緩存部分利用FPGA內(nèi)部RAM進(jìn)行每次1 024個(gè)數(shù)據(jù)的緩存。數(shù)據(jù)收發(fā)部分利用UART串口轉(zhuǎn)USB模式進(jìn)行FPGA與上位機(jī)的通信。整個(gè)采集板卡的系統(tǒng)工作頻率為50 MHz，供電電壓為+5 V。

圖1 雷達(dá)采樣系統(tǒng)總體結(jié)構(gòu)Fig.1 Overall structure of radar sampling system

2 系統(tǒng)硬件實(shí)現(xiàn)及主要電路設(shè)計(jì)

2.1 數(shù)據(jù)采集電路

AD數(shù)模轉(zhuǎn)換器是整個(gè)系統(tǒng)的核心器件，它影響著整個(gè)系統(tǒng)的采樣精度、吞吐率，所以AD轉(zhuǎn)換芯片的選型至關(guān)重要。本文選擇ADI公司的7606系列芯片AD7606-4[10]，其片內(nèi)集成了輸入放大器、過(guò)壓保護(hù)電路、二階模擬抗混疊濾波器、模擬多路復(fù)用器、數(shù)字濾波器、2.5 V基準(zhǔn)電壓源以及高速串行并行接口。所有通道每秒均以高達(dá)200 000樣本的吞吐速率采樣。輸入鉗位保護(hù)電路可以耐受最高±16.5 V的電壓。

AD采樣部分電路圖如圖2所示。

圖2 AD采樣電路Fig.2 AD sampling circuit

2.2 串口收發(fā)電路

數(shù)據(jù)采集完成之后，需要發(fā)送到PC端進(jìn)行數(shù)據(jù)顯示，本系統(tǒng)選用串口通信的方式，串口收發(fā)部分電路如圖3所示。

圖3 串口收發(fā)電路Fig.3 Serial port transceiver circuit

使用USB轉(zhuǎn)串口的方式，優(yōu)點(diǎn)在于不涉及到電氣協(xié)議標(biāo)準(zhǔn)，硬件連接簡(jiǎn)單。FPGA兩個(gè)可以自由定義的I/O口與發(fā)送引腳UART_TXD和UART_RXD相連，兩路信號(hào)各接一個(gè)LED燈可顯示此時(shí)是否有數(shù)據(jù)正在傳輸。CP2102 是一個(gè)專用的USB轉(zhuǎn)串口芯片，CP2102與其他USB-UART轉(zhuǎn)接電路的工作原理類似，通過(guò)驅(qū)動(dòng)程序?qū)C的USB口虛擬成COM口以達(dá)到擴(kuò)展的目的。

2.3 電源電路

由于系統(tǒng)外設(shè)以及FPGA各個(gè)Bank工作電壓不一致，故需要低壓差線性穩(wěn)壓器（LDO）與DC-DC芯片提供不同的工作電壓[11-12]，對(duì)于本系統(tǒng)而言，需要+1.0 V、+1.8 V、+3.3 V電壓，系統(tǒng)供電電源為+5 V。圖4是電源上電順序圖，LDO要求輸入輸出的電壓不可相差太大，但LDO穩(wěn)壓芯片穩(wěn)定性相對(duì)較好，負(fù)載的響應(yīng)更快，電壓輸出紋波較小，對(duì)于電源的干擾很小，故本系統(tǒng)選用SPX3819M5-3-3芯片實(shí)現(xiàn)由+5 V到+3.3 V的電壓轉(zhuǎn)換。而從+5 V到+1.0 V、+1.8 V的壓降選用直流電壓到直流電壓（DC-DC）的轉(zhuǎn)換芯片來(lái)實(shí)現(xiàn)。相對(duì)LDO芯片而言，DC-DC芯片的優(yōu)點(diǎn)是轉(zhuǎn)換效率高，輸入電壓范圍更寬，缺點(diǎn)是響應(yīng)不如LDO芯片，輸出紋波較大。對(duì)于壓降較大的輸出電壓而言，有略微的波動(dòng)不會(huì)影響整個(gè)模塊的工作。

圖4 電源上電順序圖Fig.4 Power on sequence

3 系統(tǒng)仿真

3.1 系統(tǒng)控制軟件

系統(tǒng)軟件流程如圖5所示。

圖5 系統(tǒng)軟件流程圖Fig.5 Flow chart of system software

3.2 雷達(dá)前端驅(qū)動(dòng)模塊

雷達(dá)信號(hào)的產(chǎn)生主要由ADF4158芯片和BGT24MTR12芯片起著關(guān)鍵的作用。以FPGA作為控制器，選擇SPI通信協(xié)議模式給ADF4158以及BGT24MTR12內(nèi)部各個(gè)寄存器賦值，使芯片工作。SPI（串行外設(shè)接口）是一種高速、全雙工同步的通信總線，其在FPGA的芯片引腳上僅占據(jù)4根線（由于本系統(tǒng)只有數(shù)據(jù)的單向傳輸，故使用三線制SPI模式），使通信變得更簡(jiǎn)單、高效。

ADF4158時(shí)序圖如圖6所示。

圖6 ADF4158時(shí)序圖Fig.6 ADF4158 sequence

FPGA通過(guò)I/O口[13]賦予ADF4158時(shí)鐘、數(shù)據(jù)以及使能端信號(hào)，在時(shí)鐘上升沿發(fā)送數(shù)據(jù)，下降沿接受數(shù)據(jù)。FPGA內(nèi)部有8個(gè)寄存器，分別寄存外部電壓控制振蕩器（VCO）的輸出頻率、調(diào)制信號(hào)波形、調(diào)頻步長(zhǎng)以及調(diào)制周期等[14]。按照Datasheet里的寄存器賦值順序，在每賦值一個(gè)32位寄存器之前將使能端設(shè)為低電平，賦值結(jié)束后將使能端設(shè)為高電平，目標(biāo)調(diào)制信號(hào)周期為8 ms，調(diào)制信號(hào)頻率帶寬為200 MHz。

對(duì)于BGT24MTR12，同樣采用三線制SPI模式。其時(shí)序圖與ADF4158相似，為了節(jié)約前端雷達(dá)板間I/O引腳，并優(yōu)化前端雷達(dá)印制電路板的布局，ADF4158與BGT24MTR12共用一個(gè)時(shí)鐘端以及數(shù)據(jù)輸入端，通過(guò)芯片的使能端來(lái)控制數(shù)據(jù)的寫(xiě)入。

ADF4158芯片數(shù)據(jù)傳輸過(guò)程仿真如圖7所示。

圖7 ADF4158數(shù)據(jù)傳輸Fig.7 ADF4158 data transmission

圖7 仿真結(jié)果顯示了第2到第4個(gè)數(shù)據(jù)的傳輸過(guò)程，每一個(gè)時(shí)鐘周期傳遞1 bit數(shù)據(jù)，待一個(gè)完整數(shù)據(jù)傳輸完成，拉高使能端。在下次數(shù)據(jù)傳輸之前再將使能端置為低電平，并且BGT24MTR12使能端全程置為高電平。從仿真結(jié)果可知，軟件完全符合流程圖設(shè)計(jì)。

BGT24MTR12芯片數(shù)據(jù)輸出過(guò)程仿真如圖8所示。

圖8 BGT24MTR12數(shù)據(jù)傳輸Fig.8 BGT24MTR12 data transmission

從圖8仿真圖可以看出，前20個(gè)ADF4158數(shù)據(jù)完成傳輸后，ADF4158使能端置為高電平，BGT24MTR12使能端置為低電平，完成16 bit數(shù)據(jù)傳輸，仿真結(jié)果符合設(shè)計(jì)要求。

3.3 AD采樣模塊

FPGA對(duì)AD7606[15-16]的控制主要是通過(guò)對(duì)轉(zhuǎn)換信號(hào)CONVSTAB、片選信號(hào)CS、時(shí)鐘信號(hào)SCLK賦值來(lái)實(shí)現(xiàn)，對(duì)于本系統(tǒng)，采樣率設(shè)置為20 kHz。仿真如圖9所示。

圖9 AD7606采樣Fig.9 AD7606 sampling

當(dāng)CONVST AB由低電平再變?yōu)楦唠娖綍r(shí)，上升沿啟動(dòng)所有模擬輸入通道的采樣。當(dāng)Busy信號(hào)為低電平時(shí)（仿真時(shí)默認(rèn)Busy信號(hào)始終為低電平，現(xiàn)實(shí)中是來(lái)自于AD7606內(nèi)部的Busy信號(hào)反饋）表示模擬信號(hào)轉(zhuǎn)換完成且可以讀取。此時(shí)將CS，RD信號(hào)設(shè)為低電平，完成數(shù)據(jù)讀入到相應(yīng)的寄存器中。

3.4 數(shù)據(jù)發(fā)送模塊

本系統(tǒng)選用UART串口發(fā)送模式給PC端發(fā)送數(shù)據(jù)，串口波特率為119 200 bit/s，異步串口通信協(xié)議時(shí)序[17]如圖10所示。

圖10 串口數(shù)據(jù)構(gòu)成Fig.10 Composition of serial port data

每一次傳輸從一個(gè)低位起始位開(kāi)始，一次發(fā)送8個(gè)數(shù)據(jù)，由于本系統(tǒng)傳輸不需要使用奇偶位，故當(dāng)?shù)? bit傳輸完成后就設(shè)為高電平。從波形可以看出起始位是低電平，停止位、空閑位都是高電平，利用此特點(diǎn)可以認(rèn)為一個(gè)下降沿事件發(fā)生時(shí)開(kāi)始一次數(shù)據(jù)的傳輸。該部分選用狀態(tài)機(jī)實(shí)現(xiàn)，狀態(tài)機(jī)轉(zhuǎn)換圖[18]如圖11所示。

圖11 串口數(shù)據(jù)發(fā)送狀態(tài)轉(zhuǎn)換圖F ig. 11 State transition diagram of serial port data transmission

串口數(shù)據(jù)發(fā)送仿真圖如圖12所示。

圖12 串口發(fā)送仿真Fig.12 Simulation of serial port sending

由于串口一次性發(fā)送8位數(shù)據(jù)，而前端AD7606讀出的數(shù)據(jù)是16 bit，需要在發(fā)送之前做一次數(shù)據(jù)拆分，待數(shù)據(jù)傳輸給PC端后，再做數(shù)據(jù)的合并，從而滿足數(shù)據(jù)傳輸?shù)囊?。?dāng)valid和ready信號(hào)同時(shí)為高電平時(shí)，tx_reg信號(hào)設(shè)為低電平，開(kāi)始一次數(shù)據(jù)傳輸，8 bit數(shù)據(jù)傳輸完畢，將tx_reg信號(hào)設(shè)為高電平完成一次傳輸，tx_cnt對(duì)數(shù)據(jù)依次計(jì)數(shù)。由圖12可看出，數(shù)據(jù)依次發(fā)送，無(wú)數(shù)據(jù)丟失現(xiàn)象，滿足FPGA與 PC端通信要求。

4 測(cè)試結(jié)果分析

FPGA采集系統(tǒng)實(shí)物及測(cè)試平臺(tái)如圖13、圖14所示。

圖13 采集系統(tǒng)實(shí)物圖Fig.13 Photo of the acquisition system

圖14 測(cè)試平臺(tái)Fig.14 Test platform

雷達(dá)前端采集系統(tǒng)主要實(shí)現(xiàn)數(shù)據(jù)的正常采集，并將有效信號(hào)交與后端系統(tǒng)進(jìn)行數(shù)據(jù)處理。本文系統(tǒng)功能驗(yàn)證是通過(guò)建立MATLAB GUI界面來(lái)完成。

數(shù)據(jù)采樣設(shè)置如下：采樣頻率20 kHz、采樣點(diǎn)數(shù)1 024、采樣周期8 ms。

斜坡完成信號(hào)用于后端區(qū)分調(diào)頻連續(xù)波的上頻段和下頻段，這樣可以保證后端測(cè)速測(cè)距的精度更高。斜坡完成信號(hào)如圖15所示。

圖15 斜坡完成信號(hào)Fig.15 Slope completion signal

可以觀察到每4 ms就會(huì)有一個(gè)脈沖信號(hào)產(chǎn)生，前端斜坡使能完成，信號(hào)采樣正確。

中頻信號(hào)攜帶的頻率信息用于后端對(duì)其進(jìn)行解析，得到速度、距離等有用信息。多周期中頻信號(hào)與單周期中頻信號(hào)分別如圖16、圖17所示。雷達(dá)調(diào)制信號(hào)如圖18所示，用于調(diào)制中頻信號(hào)周期和作為中頻信號(hào)采集的觸發(fā)信號(hào)。

圖16 多周期中頻信號(hào)Fig.16 Multi-period IF-signal

圖17 單周期中頻信號(hào)Fig.17 Single period IF-signal

圖18 調(diào)制信號(hào)Fig.18 Modulation signal

5 結(jié) 論

本文設(shè)計(jì)了基于FPGA的雷達(dá)信號(hào)采集系統(tǒng)。主要介紹了系統(tǒng)主要電路，并對(duì)系統(tǒng)每一部分做功能仿真，最后搭建實(shí)驗(yàn)測(cè)試平臺(tái)，將前端調(diào)制信號(hào)、中頻信號(hào)等接入雷達(dá)采集系統(tǒng)，上位機(jī)顯示數(shù)據(jù)能在指定采樣頻率下完整采集。分析結(jié)果表明，本文設(shè)計(jì)的雷達(dá)系統(tǒng)具有采樣精確、采樣效率高、體積小、便于攜帶等特點(diǎn)，具有一定的實(shí)際使用價(jià)值。