UHF RFID 芯片內置低誤差低調制深度ASK 解調器

李青龍,徐 勇,李 嶠,彭 堃,張 顯

(陸軍工程大學通信工程學院,江蘇 南京 210007)

射頻識別(Radio Frequency Identification,RFID)技術依靠無線電波在讀寫器與標簽芯片間實現(xiàn)非接觸式數(shù)據(jù)交換和目標識別。超高頻段(UHF,300 MHz～3 GHz)射頻系統(tǒng)具有識別距離遠、傳輸速度快、安全穩(wěn)定等特點,廣泛應用于交通運輸、物品管理和安全控制等各領域[1-2]。目前UHF RFID 系統(tǒng)的國際主流標準和國家標準分別是ISO/IEC 18000-6C 和GB/T 29768-2013,綜合兩標準可知系統(tǒng)前向鏈路信號是經(jīng)振幅鍵控(ASK)調制并以30%～100%為調制深度的已調波,其基帶信號頻率為40～160 kHz[3]。

將接收到的射頻信號解調成基帶信號是標簽芯片的首要工作,因此信號解調的準確與否極其關鍵。標簽芯片ASK 信號解調的一般步驟是先提取包絡,再進行比較判別。包絡檢波器可分為無源和有源兩種:文獻[4-5]中的檢波電路為典型的無源檢波器,該電路適用于低功耗場景;文獻[6-7]采用有源檢波結構,通過電壓補償減小了MOS 管閾值對解調的影響。比較參考值的產(chǎn)生也具有多種方式:文獻[5]通過RC 低通濾波來獲得參考電壓;文獻[8]將RC 低通濾波器中的電阻改由二極管連接的MOS 管來實現(xiàn);文獻[9]提出了一種無二極管無電阻的參考電平產(chǎn)生電路;文獻[6]提出的峰值檢測器克服了傳統(tǒng)低通濾波器的局限,產(chǎn)生的參考值可準確跟蹤射頻信號電平。

針對UHF RFID 標簽芯片無源且接收的信號能量變化的特點,本文設計的解調器采用了不接入工作電源,即不消耗電源功率的無源包絡檢波和限幅電路,同時采用了基于峰值和谷值檢測的參考電壓產(chǎn)生器,能處理幅值大范圍變化和多種調制深度、多種信號速率的射頻信號,其性能滿足ISO/IEC 18000-6C 和GB/T 29768-2013 協(xié)議要求。

1 UHF RFID 信號解調器設計

本文設計的UHF RFID 信號解調器原理如圖1 所示。經(jīng)振幅鍵控(ASK)調制過的射頻信號RFIN經(jīng)天線端接收之后,被送入包絡檢波電路提取出已調信號的包絡VE;限幅電路避免大包絡信號造成電路異常;限幅電壓VL一路接至遲滯比較器,另一路送至均值產(chǎn)生器以生成比較參考值VA;比較器對VL與VA進行比較以確定出數(shù)字信號

圖1 UHF RFID 信號解調器原理Fig.1 Principle of UHF RFID signal demodulator

1.1 包絡檢波電路

倍壓整流加低通濾波電路可提取出ASK 信號的包絡,如圖2 所示的檢波電路不僅結構簡單,而且不需要額外提供電源,即不消耗電源功率,適合在無源標簽芯片中使用。

圖2 倍壓整流加低通濾波電路Fig.2 Voltage doubler rectifier plus low-pass filter circuit

圖2 中D1 和D2 一般采用肖特基二極管,由于現(xiàn)有CMOS 工藝實現(xiàn)肖特基二極管較難,將MOS 管的漏源極短接是一種極佳的二極管替換方式,本文采用的改進型包絡檢波電路如圖3 所示[4,9]。

圖3 包絡檢波電路Fig.3 Envelope detection circuit

圖3 中,電容C1、C2和MOS 管M1、M2 構成一級倍壓整流電路[11]。當輸入電壓RFIN位于負半周且小于MOS 管的閾值電壓VTH,即RFIN<-VTH時,電荷由地經(jīng)導通的M2 為C1充電,電容電壓在RFIN的負峰值-VM處將達到VC1=-VM+VTH;RFIN>-VTH時,M2 截止,同時尚未導通的M1 使得C1上的電荷守恒,VC1維持不變;當RFIN>VTH時,電荷經(jīng)導通的M1 開始對C2充電,在RFIN達到正峰值VM時,C2的理想電壓值為:

RFIN從正峰值下降至RFIN

圖4 給出了包絡檢波電路的仿真輸出VE。由圖4可知,無源無功耗的倍壓整流加低通濾波結構成功地提取出了射頻信號的外包絡。

圖4 檢波電路仿真結果Fig.4 Simulation results of detector

1.2 限幅電路

近場時標簽接收的能量較大,限幅電路可避免大幅值VE造成后級電路異常。如圖5 所示,整個限幅電路沒有接入工作電源,無能源消耗。二極管連接的NMOS 管M1～M4 串聯(lián)組成電壓檢測通道,電阻R1、R2和NMOS 管M5、M6 形成電荷泄流通路,電容C1和C2分別穩(wěn)定M5 和M6 的柵電位[10]。

圖5 限幅電路Fig.5 Limiter circuit

較低的VE經(jīng)M1 分壓后可使M5 的柵源電壓VGS5小于其閾值電壓VTH5,從而VGS6必然小于VTH6,M5 和M6 均截止,輸出電壓VL等于輸入電壓VE。

當VGS5>VTH5且VGS6

VE上升使VGS6>VTH6后,M5 與M6 均導通,輸出為:

圖6 給出了限幅電路的仿真結果。在0～1.5 V 輸入范圍內,輸出電壓VOUT基本等于輸入電壓VIN;在1.5～8 V 輸入范圍內,輸出電壓VOUT限制在1.8 V。

圖6 限幅電路仿真結果Fig.6 Simulation results of limiter

1.3 均值產(chǎn)生器

標簽接收能量的大小使得VL具有不同的高電平,而信號的多種調制深度導致VL具有不同的低電平,某種情況下的低電平可能會超過另一種情況的高電平。參考電壓應根據(jù)VL的高低電平動態(tài)確定,基于峰值VPEAK和谷值VVALL檢測的均值產(chǎn)生器很好地滿足了該要求,其電路結構如圖7 所示[12]。

圖7 均值產(chǎn)生器電路Fig.7 Average generator circuit

運算放大器OPA1 和OPA2 可由深度負反饋環(huán)路形成電壓跟隨器,運算放大器電路結構可參考文獻[13-14],本文不再詳述。OPA1、PMOS 管M1 和電容C1共同構成包絡峰值VPEAK檢測通道,而NMOS管M3 可調節(jié)通路電流量;OPA2、NMOS 管M2 和電容C2一起組成包絡谷值VVALL檢測通道;等值電阻R1和R2對峰值和谷值分壓,以確定出平均值電壓VA,于是有:

假定電容C1、C2和C3在初始時刻均為零電壓。輸入端VL為高電平時,由反相端電壓大于同相端可知OPA1 和OPA2 都輸出低電平,M1 導通而M2 截止,VDD經(jīng)過M1、M3 為C1、C2和C3充電。電壓跟隨器OPA1 使得C1的電壓VPEAK約等于輸入電壓VL,截止的M2 斷開了OPA2 的負反饋環(huán)路,C2的電壓VVALL不會隨VL變化。大阻值的等電阻R1、R2使得C2的充電時常數(shù)大,VVALL上升平緩。由KVL 定理可知,此時C3的電壓VA符合式(4)。

當VL由高電平轉換為低電平后,VPEAK大于VL,運放OPA1 輸出高電平使M1 截止,斷開的負反饋環(huán)使VPEAK不再隨VL變化。此時VVALL同樣大于VL,OPA2 輸出高電平使M2 導通,C1、C2和C3經(jīng)過M2放電,遠大于信號周期的放電時常數(shù)使得VPEAK和VA下降較緩,而較小的C2放電時常數(shù)使得VVALL快速回歸至低電平,且電壓跟隨器OPA2 使VVALL保持在低電平。同樣由R1與R2等值可知VA滿足式(4)。

均值產(chǎn)生器的仿真結果如圖8 所示。實際生成的均值參考電壓VA(實線)位于VL(虛線)高低電平之間,為比較器的正確判別提供了較為理想的參考值。

圖8 均值產(chǎn)生器仿真結果Fig.8 Simulation results of average generator

1.4 遲滯比較器

含有紋波的電壓輸入到普通單門限比較器會在輸出端產(chǎn)生來回抖動,遲滯比較器具有抑制幅度在回差ΔV范圍內的噪聲的能力。

圖9 所示的遲滯比較器為兩級放大器后接兩級反相器結構,比較器的遲滯特性是由M5 和M7 的柵漏極所構成的正反饋路徑實現(xiàn)[15]。現(xiàn)將VA接地,時使M1、M2 的柵源電壓M2 導通,M1 截止。M2 的導通使M7、M8 導通,而M1 的截止使M5、M6 截止并使M7 處于深度線性區(qū),M9、M2和M8 的漏源電流I9、I2和I8形成關系為:I9=I2=I8。此時M3 截止但M4 導通,比較器輸出低電平。

圖9 遲滯比較器電路Fig.9 Hysteresis comparator circuit

比例電流源M7-M8 的最終作用是使:

式中:(W/L)7、(W/L)8分別為MOS 管M7、M8 的導電溝道寬長比。

VL由低向高上升將使M1 逐漸脫離截止狀態(tài),I1逐步增加到比例值I7時,比較器的輸出電平由低向高翻轉。因此I1=I7時刻的差分輸入為正向轉折點,即上門限電壓V+,于是:

由I1=I7,I2=I8,I9=I1+I2,并結合式(5)有:

由式(6)～(8)并結合PMOS 管飽和區(qū)電流公式可得:

式中:μP為PMOS 管的表面電子遷移率;COX為單位面積柵電容[14]。

同理可推得下門限電壓為:

電路偏置電流I9由比例電流源M9 提供。由上述分析可知在M1(M2)的寬長比已定的情況下,改變M5、M6、M7 和M8 的寬長比可調節(jié)上下門限電壓和遲滯回差大小。圖10 給出了比較器遲滯響應的仿真結果,本電路設定的回差ΔV為20 mV。

圖10 比較器遲滯響應Fig.10 Hysteresis response of comparator

2 版圖繪制

分別將每個子電路、放大器布置成單獨的版圖單元可有效減小器件間、模塊間相互干擾。各單元外圍設置兩道保護環(huán):內側P 型保護環(huán)接地,外側N 型環(huán)接電源,內P 外N 環(huán)形成PN 結墻體以阻止外界噪聲的入侵。各單元內部的電容、電阻、PMOS 管和NMOS 管應分區(qū)集中設置。電容區(qū)、電阻區(qū)和NMOS管區(qū)外圍設置接地的P 型環(huán)以保護環(huán)內P 襯底中空穴多子不受到環(huán)外電子的注入,且NMOS 區(qū)的P 環(huán)兼做MOS 管的襯底接觸。PMOS 管區(qū)外圍應設置接電源的N 型環(huán),既保護環(huán)內N 阱的電子多子不被環(huán)外空穴吸收,又為PMOS 管提供了襯底連接。

比例電流源通過改變各MOS 管寬長比來控制各支路電流大小,為獲得準確的比例電流,電流源各MOS管的版圖應采用叉指結構,如遲滯比較器的M5-M6、M7-M8、M9-M10 和M11-M12。遲滯比較器的差分輸入管M1-M2 和M3-M4 對信號極為敏感,需采用二維共質心陣列形式的交叉耦合對版圖結構,此種結構更能滿足敏感電路版圖的一致性、對稱性、分散性、緊湊性和方向性要求[16]。

圖11 給出了用于流片的解調電路版圖,版圖尺寸為1021 μm ×117 μm。

圖11 解調電路版圖Fig.11 Layout of demodulation circuit

3 電路系統(tǒng)仿真和芯片測試

使用Cadence Spectre 對整體電路進行前后仿真。工作電源采用1.8 V,以915 MHz 的正弦波為載波,觀察測量輸出信號并計算最大偏差。圖12 給出了三種不同幅值、調制深度和脈沖頻率的ASK 信號仿真結果。

圖12 三種ASK 信號仿真結果Fig.12 Simulation results of three ASK signals

這三種ASK 信號的仿真數(shù)據(jù)如表1 所示。計算得出最大的脈寬解調誤差僅為0.43%。

表1 三種ASK 信號仿真數(shù)據(jù)Tab.1 Simulation data of three ASK signals

ISO/IEC 18000-6C 和GB/T 29768-2013 協(xié)議分別使用PIE 和TPP 對基帶數(shù)據(jù)進行編碼,兩種編碼都可以轉換成非歸零(NRZ)碼。任意給定三組8 位NRZ碼基帶數(shù)據(jù),用不同深度去調制載波以生成ASK 信號,以此對電路施加激勵,圖13 給出了解調器的輸出響應。

圖13 中的仿真數(shù)據(jù)如表2 所示。由表2 可知電路準確完整地解調出基帶信號。

表2 8 位隨機NRZ 碼仿真數(shù)據(jù)Tab.2 Simulation data of 8-bit random NRZ

圖13 8 位隨機NRZ 碼仿真結果Fig.13 Simulation results of 8-bit random NRZ code

基于良好的動態(tài)性能和極低的解調誤差,本文設計的解調電路應用在了已流片的一款超低功耗標簽芯片中,圖14 所示的顯微照片中標示出了解調模塊在芯片中的位置。圖15 為搭建的芯片測試環(huán)境,圖16 給出了無源檢波限幅電路的測試輸出,結果表明電路運行正常、性能良好。

圖14 芯片顯微照片F(xiàn)ig.14 Micrographs of chips

圖15 芯片測試環(huán)境Fig.15 Test environment of chip

圖16 限幅電路測試輸出Fig.16 Test output of limiting circuit

4 結論

本文設計了一種適應多種調制深度和速率且幅值大幅變化的ASK 射頻信號解調器,已應用于無源標簽芯片中并成功流片。采用的倍壓和低通技術以簡單結構實現(xiàn)了無源檢波限幅,采用的均值檢測技術和正反饋技術有效提高了解調準確度。電路采用TSMC 0.18 μm 標準CMOS 工藝實現(xiàn),仿真顯示最大的脈寬解調誤差僅為0.43%,對ISO/IEC 18000-6C 和GB/T 29768-2013 協(xié)議的PIE 和TPP 編碼都能準確完整地處理。