以雙字線雙閾值4T SRAM 為基礎(chǔ)的存內(nèi)計(jì)算設(shè)計(jì)

藺智挺，鈕建超，吳秀龍，彭春雨

安徽大學(xué) 電子信息工程學(xué)院，合肥230601

在大數(shù)據(jù)時(shí)代來臨之際，馮·諾依曼體系中的存算分離架構(gòu)帶入的“存儲(chǔ)墻”成為提高系統(tǒng)性能的最大障礙。學(xué)者們提出了一種存儲(chǔ)與運(yùn)算相結(jié)合的架構(gòu)——存算一體即存儲(chǔ)單元，不僅可以實(shí)現(xiàn)數(shù)據(jù)的存儲(chǔ)與讀取，而且存儲(chǔ)數(shù)據(jù)無需輸出到外圍電路，在讀取數(shù)據(jù)的同時(shí)即可完成運(yùn)算。存算一體架構(gòu)已廣泛地應(yīng)用到機(jī)器學(xué)習(xí)、人工智能等領(lǐng)域中[1-2]。存內(nèi)計(jì)算架構(gòu)的提出不僅極大提升了數(shù)據(jù)運(yùn)算的效率，而且有效降低了存儲(chǔ)系統(tǒng)的能耗，提高了存儲(chǔ)系統(tǒng)的吞吐量[3]。但是由于芯片面積的限制，片上系統(tǒng)能夠集成存儲(chǔ)單元的數(shù)量受到嚴(yán)重限制。為了實(shí)現(xiàn)大容量、低成本的存儲(chǔ)器設(shè)計(jì)[4]，人們對(duì)傳統(tǒng)靜態(tài)隨機(jī)存儲(chǔ)器（static random access memory，SRAM）進(jìn)行了優(yōu)化，設(shè)計(jì)了一種由4管組成的單字線雙閾值4T存儲(chǔ)結(jié)構(gòu)[5]。本文設(shè)計(jì)電路對(duì)傳統(tǒng)單字線雙閾值4T 存儲(chǔ)單元進(jìn)行了優(yōu)化改進(jìn)，提出了一種雙字線雙閾值4T 存儲(chǔ)結(jié)構(gòu)，相較于傳統(tǒng)6T 存儲(chǔ)單元的優(yōu)勢(shì)為：存儲(chǔ)單元存儲(chǔ)面積減少近25%[6]，在大規(guī)模集成電路應(yīng)用中雙字線4T存儲(chǔ)單元讀功耗比單字線4T 存儲(chǔ)結(jié)構(gòu)減少了47%，同時(shí)由于雙字線存儲(chǔ)單元實(shí)現(xiàn)了字線分離，不僅可以單端實(shí)現(xiàn)一些基本邏輯運(yùn)算，還能完成二元數(shù)據(jù)搜索（binary content addressable memory，BCAM）運(yùn)算，極大地豐富了4T 存儲(chǔ)結(jié)構(gòu)的運(yùn)算功能。

1 雙字線雙閾值4T SRAM 存儲(chǔ)系統(tǒng)設(shè)計(jì)

1.1 雙字線雙閾值4T 存儲(chǔ)單元

本文提出一種雙字線雙閾值4T SRAM 存儲(chǔ)結(jié)構(gòu)，如圖1（b）所示，M1、M2為高閾值（high threshold value，HVT）上 拉PMOS 管，M3、M4為低閾值（low threshold value，LVT）傳輸NMOS 管[7]。bl、blb 為位線控制信號(hào)，wl、wr 為字線控制信號(hào)，Vdd為電源電壓，Vwl、Vwr為字線電壓。

1.2 存內(nèi)計(jì)算系統(tǒng)結(jié)構(gòu)

基于雙字線雙閾值4T 存儲(chǔ)單元的存儲(chǔ)系統(tǒng)由存儲(chǔ)陣列與外圍電路共同構(gòu)成。如圖1（a）所示，存儲(chǔ)系統(tǒng)主要包括存儲(chǔ)陣列、行譯碼電路、列譯碼電路、預(yù)充電路和由靈敏放大器（sense amplifier,SA）組成的輸出電路[8]。其中存儲(chǔ)陣列由雙字線雙閾值4T 存儲(chǔ)單元構(gòu)成。由圖1（b）可知，sw（switch）為列譯碼電路產(chǎn)生的列選控制信號(hào)，高電平有效。位線bl、blb 電壓由預(yù)充電路提供，字線控制信號(hào)wl、wr 由行譯碼電路生成。其中D 區(qū)域代表由兩個(gè)上拉PMOS 管組成的負(fù)載模塊。本文所提設(shè)計(jì)電路不僅可實(shí)現(xiàn)傳統(tǒng)SRAM 的讀、寫、保持操作，還可以實(shí)現(xiàn)多種邏輯運(yùn)算。因此存儲(chǔ)系統(tǒng)包含兩種運(yùn)算模式：（1）SRAM 模式，主要執(zhí)行數(shù)據(jù)的保持、存儲(chǔ)與讀取操作；（2）CIM模式，通過對(duì)多行存儲(chǔ)單元進(jìn)行“讀”操作，無需將數(shù)據(jù)輸出到外圍電路即可實(shí)現(xiàn)BCAM 運(yùn)算和與、或非、異或等邏輯運(yùn)算。

2 系統(tǒng)模式介紹

2.1 SRAM 模式

SRAM 模式主要執(zhí)行數(shù)據(jù)的保持、存儲(chǔ)和讀取操作。下面具體介紹各操作詳細(xì)過程。

（1）數(shù)據(jù)保持操作

本文提出的雙字線4T 結(jié)構(gòu)比傳統(tǒng)的6T 結(jié)構(gòu)少兩個(gè)NMOS驅(qū)動(dòng)管，因此4T存儲(chǔ)結(jié)構(gòu)存儲(chǔ)數(shù)據(jù)的穩(wěn)定性弱于6T 存儲(chǔ)結(jié)構(gòu)，稱4T 存儲(chǔ)結(jié)構(gòu)為亞穩(wěn)態(tài)結(jié)構(gòu)[9]。由圖2（a）可知，上拉管M1、M2分別處于關(guān)斷和導(dǎo)通狀態(tài)，傳輸管M3、M4均處于關(guān)斷狀態(tài)。由于MOS 管存在亞閾值導(dǎo)電效應(yīng)，當(dāng)VGS小于閾值電壓VTH時(shí)，一個(gè)“弱”的反型層仍然存在，并存在源漏電流ID且與VGS呈現(xiàn)指數(shù)關(guān)系，如式（1）所示：

式中，ξ>1，是一個(gè)非理想因子，Vt=KT/q，此時(shí)MOS 管工作在弱反型區(qū)。雖然亞閾值電流只有納安到微安量級(jí)，但在大規(guī)模集成電路應(yīng)用中，即使所有器件都處于關(guān)斷狀態(tài)，由亞閾值電流構(gòu)成的整個(gè)芯片的關(guān)態(tài)電流也相當(dāng)大，可能達(dá)到數(shù)個(gè)安培，產(chǎn)生無用功耗[10]，為了減小亞閾值電流的影響，需要對(duì)亞閾值電流隨VGS的變化關(guān)系進(jìn)行研究。亞閾值導(dǎo)電效應(yīng)的前提條件是VGS

（2）數(shù)據(jù)讀取操作

由圖2（b）可知，上拉管M2，傳輸管M4處于導(dǎo)通狀態(tài)。上拉管M2的漏-源電壓VDS1約為0，M2的過驅(qū)動(dòng)電壓VGS1-VTH1為-VDD-VTH1，滿足式（2），即上拉管M2處于深三極管區(qū)。傳輸管M4的漏-源電壓VDS2約為VDD，M4的過驅(qū)動(dòng)電壓VGS2-VTH2為VDD-VTH2，滿足式（3），即傳輸管M4處于飽和區(qū)。因此導(dǎo)通電流I1、I2滿足式（4）、式（5）。根據(jù)基爾霍夫電流定律可知，I1與I2的絕對(duì)值相等，由式（4）、式（5）可得到MOS 管M4的漏極電壓VD如式（6）所示。

Fig.2 SRAM memory unit improved circuit structure diagram圖2 SRAM 存儲(chǔ)單元改進(jìn)電路結(jié)構(gòu)圖

由于M2為高閾值，M4為低閾值，空穴的遷移率是電子的1/2 到1/4。即由式（6）可知，M4的漏極電壓小于電源電壓，存儲(chǔ)節(jié)點(diǎn)穩(wěn)定性降低。為了增強(qiáng)存儲(chǔ)單元讀數(shù)據(jù)穩(wěn)定性，本文所提電路改進(jìn)如下：①采用單端讀模式，單端讀取數(shù)據(jù)“0”時(shí)，位線blb 未預(yù)放電至低電平，M4的過驅(qū)動(dòng)電壓降低，漏極電壓VD隨之升高。②減小字線電壓，字線電壓降低導(dǎo)致M4的過驅(qū)動(dòng)電壓減小，使得MOS管M4的漏極電壓VD升高。綜上所述，雙字線雙閾值4T 存儲(chǔ)結(jié)構(gòu)在讀數(shù)據(jù)時(shí)，字線wl、wr 置低電平，位線bl 預(yù)放電至低電平，字線wl 置高電平（字線電壓低于電源電壓），通過位線端靈敏放大器與參考電壓VREF比較后輸出存儲(chǔ)數(shù)據(jù)，實(shí)現(xiàn)讀數(shù)據(jù)操作。

（3）數(shù)據(jù)寫操作

4T SRAM 存儲(chǔ)結(jié)構(gòu)相較于傳統(tǒng)6T 存儲(chǔ)結(jié)構(gòu)減少了兩個(gè)NMOS 下拉管，導(dǎo)致存儲(chǔ)“0”節(jié)點(diǎn)易于翻轉(zhuǎn)，故寫入操作相較于6T SRAM 存儲(chǔ)結(jié)構(gòu)更容易實(shí)現(xiàn)。假設(shè)存儲(chǔ)數(shù)據(jù)如圖2（c）所示，存儲(chǔ)數(shù)據(jù)為“1”，寫入數(shù)據(jù)“1”時(shí)位線bl 為高電平與存儲(chǔ)數(shù)據(jù)相同，存儲(chǔ)數(shù)據(jù)不變，完成寫“1”操作。寫入數(shù)據(jù)為“0”時(shí)，位線bl、blb 分別為低電平和高電平，存儲(chǔ)“1”節(jié)點(diǎn)通過傳輸管M3向位線bl 充電，存儲(chǔ)節(jié)點(diǎn)Q 電壓下降。位線blb 通過傳輸管M4向存儲(chǔ)“0”節(jié)點(diǎn)充電，存儲(chǔ)節(jié)點(diǎn)QB 電壓升高。由于傳輸管為低閾值，上拉管為高閾值，故存儲(chǔ)“1”節(jié)點(diǎn)電壓下降速度大于存儲(chǔ)“0”節(jié)點(diǎn)電壓上升速度，當(dāng)存儲(chǔ)節(jié)點(diǎn)Q 電壓下降到M2的開啟電壓時(shí)，M2導(dǎo)通。存儲(chǔ)“0”節(jié)點(diǎn)與上拉電壓連接變?yōu)榇鎯?chǔ)“1”節(jié)點(diǎn)，存儲(chǔ)“1”節(jié)點(diǎn)充電完成變?yōu)榇鎯?chǔ)“0”節(jié)點(diǎn)，實(shí)現(xiàn)數(shù)據(jù)“0”的寫入操作（存儲(chǔ)數(shù)據(jù)相反時(shí)，過程類似）。

2.2 CIM 運(yùn)算模式

2.2.1 或非、與、異或等邏輯運(yùn)算

存內(nèi)計(jì)算（CIM）技術(shù)是提高計(jì)算機(jī)性能的關(guān)鍵技術(shù)之一。改進(jìn)后的4T 結(jié)構(gòu)具備存內(nèi)計(jì)算功能，在追求大容量、多功能存儲(chǔ)器設(shè)計(jì)的大時(shí)代背景下，具有重要的實(shí)用價(jià)值。如圖3（a）為執(zhí)行邏輯運(yùn)算時(shí)的電路結(jié)構(gòu)圖，存儲(chǔ)系統(tǒng)進(jìn)行邏輯運(yùn)算時(shí)調(diào)用的電路主要包括行譯碼電路、存儲(chǔ)陣列、預(yù)充電路和輸出電路（由靈敏放大器和門電路組成）且第n列輸出結(jié)果為ml_n。位線bl、blb 預(yù)放電至低電平，輸入信號(hào)通過行譯碼電路任意選擇兩行數(shù)據(jù)。如圖3（b）所示，假設(shè)所選行儲(chǔ)單元左存儲(chǔ)節(jié)點(diǎn)存儲(chǔ)數(shù)據(jù)分別為a和b。進(jìn)行邏輯運(yùn)算時(shí)，當(dāng)存儲(chǔ)數(shù)據(jù)存在“1”時(shí)，左存儲(chǔ)節(jié)點(diǎn)向位線bl 充電，反之右存儲(chǔ)節(jié)點(diǎn)向位線blb 充電。位線電壓增量為ΔV[12]，邏輯運(yùn)算時(shí)，位線電壓值如式（7）、式（8）所示。為了能夠正確輸出運(yùn)算結(jié)果，需要通過理論分析與實(shí)驗(yàn)對(duì)比，選擇一個(gè)合適的參考電壓VREF（參考電壓小于ΔV大于保持狀態(tài)下位線電壓值）。然后通過靈敏放大器輸出邏輯運(yùn)算在位線上的運(yùn)算結(jié)果，如式（9）、式（10）所示[13]。由函數(shù)關(guān)系式可知，在位線bl 上實(shí)現(xiàn)數(shù)據(jù)的或非運(yùn)算，位線blb上實(shí)現(xiàn)數(shù)據(jù)的與運(yùn)算，對(duì)存儲(chǔ)單元進(jìn)行操作無需將數(shù)據(jù)輸出到外圍運(yùn)算電路便可實(shí)現(xiàn)基本邏輯運(yùn)算。由于存儲(chǔ)單元是雙字線存儲(chǔ)結(jié)構(gòu)，可通過單端操作的方式實(shí)現(xiàn)基本邏輯運(yùn)算。通過譯碼電路選擇要參與運(yùn)算的存儲(chǔ)單元，所選存儲(chǔ)單元字線wl 置高電平，wr 置低電平，通過SA 檢測(cè)位線bl 電壓變化可輸出或非運(yùn)算結(jié)果。實(shí)現(xiàn)與運(yùn)算過程和或非運(yùn)算類似，字線wl、wr 與之設(shè)置相反。SA 輸出端接反向器，可實(shí)現(xiàn)相反邏輯運(yùn)算。字線wl、wr 均置高電平，將兩位線端SA 輸出結(jié)果通過或非門輸出后即可獲得所選數(shù)據(jù)的異或運(yùn)算結(jié)果，如式（11）所示。

2.2.2 BCAM 運(yùn)算

Fig.3 Logic operation circuit structure diagram圖3 邏輯運(yùn)算電路結(jié)構(gòu)圖

為了更高效地使用有限的存儲(chǔ)容量，學(xué)者們提出了一種內(nèi)容可尋址存儲(chǔ)技術(shù)（content addressable memory，CAM），該技術(shù)可以對(duì)存儲(chǔ)數(shù)據(jù)進(jìn)行匹配篩選，從而提升了存儲(chǔ)效率[14]。本文通過對(duì)單字線4T 結(jié)構(gòu)進(jìn)行改進(jìn)，使其具有BCAM 運(yùn)算功能。輸入一個(gè)數(shù)據(jù)信號(hào)通過譯碼電路后，轉(zhuǎn)換為兩個(gè)相反的電平信號(hào)，分別控制存儲(chǔ)單元兩個(gè)傳輸管的開斷，然后通過靈敏放大器輸出運(yùn)算結(jié)果，即可實(shí)現(xiàn)BCAM 運(yùn)算[15]。存儲(chǔ)系統(tǒng)在執(zhí)行BCAM 運(yùn)算時(shí)調(diào)用的電路包括行譯碼電路、預(yù)充電路、存儲(chǔ)陣列和輸出電路。圖4 為4×4存儲(chǔ)陣列執(zhí)行BCAM 運(yùn)算示意圖。BCAM 運(yùn)算時(shí)，位線bl、blb 預(yù)放電至低電平，輸入數(shù)據(jù)通過譯碼電路實(shí)現(xiàn)對(duì)相應(yīng)傳輸管的開斷控制，通過靈敏放大器輸出運(yùn)算結(jié)果。輸出結(jié)果為“1”時(shí)代表匹配，反之不匹配。輸入數(shù)據(jù)為“1”時(shí)，字線wr、wl 分別為高電平和低電平，輸入數(shù)據(jù)為“0”時(shí)相反設(shè)置。輸入數(shù)據(jù)與存儲(chǔ)數(shù)據(jù)不同時(shí)，存儲(chǔ)節(jié)點(diǎn)向位線充電，否則不向位線充電。位線電壓大于參考電壓VREF時(shí)，靈敏放大器輸出結(jié)果為“1”，否則輸出結(jié)果為“0”。兩位線端靈敏放大器的輸出結(jié)果通過或非門輸出后即可得到BCAM運(yùn)算結(jié)果。由圖4 可知，輸入數(shù)據(jù)與前3 列存儲(chǔ)數(shù)據(jù)不同，均存在存儲(chǔ)單元的存儲(chǔ)節(jié)點(diǎn)向位線充電，通過輸出電路得到輸出結(jié)果均為“0”。輸入數(shù)據(jù)與第4 列存儲(chǔ)數(shù)據(jù)相同，不存在存儲(chǔ)節(jié)點(diǎn)向位線充電，兩位線電壓均小于參考電壓，通過輸出電路得到輸出結(jié)果為“1”即實(shí)現(xiàn)數(shù)據(jù)匹配。

3 性能分析與功能仿真

3.1 存儲(chǔ)單元性能分析

對(duì)存儲(chǔ)單元的各性能進(jìn)行分析，是衡量存儲(chǔ)結(jié)構(gòu)優(yōu)劣的重要步驟之一。它不僅有利于直觀展現(xiàn)存儲(chǔ)結(jié)構(gòu)的優(yōu)缺點(diǎn)，更有利于設(shè)計(jì)者進(jìn)行改進(jìn)與優(yōu)化。由于在不同仿真環(huán)境下所得到的數(shù)據(jù)可能不同，需要對(duì)具體仿真環(huán)境進(jìn)行設(shè)置，本文所提電路的具體仿真環(huán)境如表1 所示。

設(shè)計(jì)存儲(chǔ)單元時(shí)需要在單元面積和功耗等性能之間進(jìn)行綜合考慮，折中取舍。本文在表1 仿真環(huán)境下分別對(duì)雙字線雙閾值4T 存儲(chǔ)單元與傳統(tǒng)6T 存儲(chǔ)單元和單字線雙閾值4T 存儲(chǔ)單元各性能進(jìn)行仿真分析，實(shí)驗(yàn)結(jié)果如表2 所示。

Table 1 Simulation environment表1 仿真環(huán)境

為了保證實(shí)驗(yàn)數(shù)據(jù)的可靠性，下面具體介紹各性能仿真、性能分析的詳細(xì)過程。

3.1.1 存儲(chǔ)單元面積分析

在追求大容量、低成本存儲(chǔ)器設(shè)計(jì)的大背景下，存儲(chǔ)單元的存儲(chǔ)面積成為存儲(chǔ)器設(shè)計(jì)時(shí)要考慮的重要因素之一。本文所設(shè)計(jì)的雙字線雙閾值4T SRAM存儲(chǔ)單元相較于傳統(tǒng)6T SRAM 存儲(chǔ)單元最大的特征為減少了兩個(gè)驅(qū)動(dòng)NMOS 管，實(shí)現(xiàn)了存儲(chǔ)面積的大幅度減小。圖5 給出了6T SRAM 存儲(chǔ)單元與4T SRAM 存儲(chǔ)單元的版圖對(duì)比圖。由圖5 可知6T 與4T存儲(chǔ)單元版圖面積分別為（Pmetal表示版圖單元尺寸單位），即4T 存儲(chǔ)單元存儲(chǔ)面積相較于6T 存儲(chǔ)單元減少了25%。

3.1.2 讀數(shù)據(jù)功耗分析

本文提出的雙字線雙閾值4T SRAM 存儲(chǔ)結(jié)構(gòu)采用單端讀模式相較于傳統(tǒng)單字線雙閾值4T 結(jié)構(gòu)的雙端讀模式，不僅可以增強(qiáng)讀數(shù)據(jù)時(shí)存儲(chǔ)節(jié)點(diǎn)的穩(wěn)定性，而且在大規(guī)模集成電路應(yīng)用中還可以大幅度減小讀功耗。如圖6 為雙字線雙閾值4T 存儲(chǔ)單元與單字線雙閾值4T 存儲(chǔ)單讀功耗對(duì)比圖。橫坐標(biāo)為讀取數(shù)據(jù)的位數(shù)，縱坐標(biāo)為讀數(shù)據(jù)時(shí)產(chǎn)生的功耗，其單位為FJ。讀取數(shù)據(jù)位數(shù)為32 位和32 位以上時(shí)雙字線結(jié)構(gòu)比傳統(tǒng)單字線結(jié)構(gòu)讀功耗可減少47%左右。其中藍(lán)色柱狀圖為單端讀功耗與雙端讀功耗比值示意圖，讀取一位數(shù)據(jù)時(shí)單端讀功耗與雙端讀功耗比值接近1，讀取數(shù)據(jù)位數(shù)為32 位和32 位以上時(shí)雙端讀功耗與單端讀功耗比值約為0.53。

Table 2 Performance comparison of single/double word line and double threshold 4T storage unit表2 單/雙字線雙閾值4T 存儲(chǔ)單元性能對(duì)比

Fig.5 Map comparison of storage units圖5 存儲(chǔ)單元版圖對(duì)比

Fig.6 4T single-and double-end read power圖6 4T 單/雙端讀功耗

3.2 功能仿真

對(duì)以雙字線雙閾值4T 存儲(chǔ)單元為基礎(chǔ)的存儲(chǔ)陣列進(jìn)行功能仿真，有利于更加全面地展示雙字線4T存儲(chǔ)結(jié)構(gòu)的特性與運(yùn)算能力。下面詳細(xì)介紹以雙字線4T 存儲(chǔ)結(jié)構(gòu)為基礎(chǔ)進(jìn)行功能仿真的具體過程。

3.2.1 參考電壓的分析與選擇

正確讀取由雙字線雙閾值4T 存儲(chǔ)單元構(gòu)成的存儲(chǔ)系統(tǒng)所存儲(chǔ)的數(shù)據(jù)是其SRAM 模式和CIM 模式得以實(shí)現(xiàn)的關(guān)鍵，因此對(duì)參考電壓的選擇尤為重要。在CIM 模式下做BCAM 運(yùn)算時(shí)，位線電壓的變化最為多樣，因此通過分析大陣列BCAM 運(yùn)算時(shí)不同匹配情況下位線電壓的變化情況，找到其最小電壓，即可確定參考電壓大小。本文在以雙字線雙閾值4T 存儲(chǔ)單元為基礎(chǔ)構(gòu)成的大小為128×128 bit 的存儲(chǔ)陣列下，仿真時(shí)長(zhǎng)1 ns 時(shí)，測(cè)試不同失配情況下位線bl、blb 的電壓變化情況。實(shí)驗(yàn)結(jié)果如圖7 所示，其中1 位失配時(shí)，存儲(chǔ)陣列存儲(chǔ)1 個(gè)“1”和127 個(gè)“0”且失配對(duì)象為“1”。此時(shí)與存儲(chǔ)數(shù)據(jù)“1”不匹配，存儲(chǔ)節(jié)點(diǎn)向位線bl 充電。127 個(gè)“0”全匹配，存在位線bl 向左存儲(chǔ)節(jié)點(diǎn)充電的情況，此時(shí)位線bl 的電壓值是CIM 模式和SRAM 模式下位線電壓變化最小值。為了能夠正確讀出升高的位線電壓并確保電壓不變的位線端SA 不會(huì)輸出錯(cuò)誤的結(jié)果，因此參考電壓要小于位線變化最小電壓且大于全匹配時(shí)位線電壓，即參考電壓要小于115.807 2 mV 且大于0.412 96 mV。SA 正確輸出的前提條件是輸入端電壓具有一定的電壓差且電壓差越大越有利于正確讀出數(shù)據(jù)。在綜合考慮上述條件的同時(shí)為了確保輸出的準(zhǔn)確性，本文參考電壓VREF大小設(shè)置為1/2×ΔVmin，即為50 mV。

Fig.7 Voltage values of bit line with different mismatch digits圖7 不同失配位數(shù)下位線電壓值

3.2.2 數(shù)據(jù)的保持、讀、寫操作

由前文論述可知，保證雙字線雙閾值4T 存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)在各運(yùn)算模式下不發(fā)生翻轉(zhuǎn)是整個(gè)設(shè)計(jì)的核心問題之一。字線電壓是影響存儲(chǔ)數(shù)據(jù)穩(wěn)定性的重要因素，在不同字線電壓下，對(duì)存儲(chǔ)節(jié)點(diǎn)的穩(wěn)定性進(jìn)行研究并找出合適的字線電壓是本文設(shè)計(jì)得以完成的關(guān)鍵步驟之一。在單端讀模式下，本文重點(diǎn)研究存儲(chǔ)數(shù)據(jù)為“1”時(shí)，存儲(chǔ)節(jié)點(diǎn)隨字線電壓變化時(shí)的穩(wěn)定情況。隨著字線電壓的變化，讀數(shù)據(jù)時(shí)位線電壓的上升速度也會(huì)受到影響。因此不僅要保證存儲(chǔ)數(shù)據(jù)的穩(wěn)定性，還要保證存儲(chǔ)數(shù)據(jù)能夠被正確讀出。如圖8 所示，存儲(chǔ)“1”節(jié)點(diǎn)跳變時(shí)最低點(diǎn)電壓隨著字線電壓的升高而減小，變化幅度則相反。字線電壓為868 mV 時(shí)存儲(chǔ)節(jié)點(diǎn)發(fā)生翻轉(zhuǎn)，字線電壓為821 mV 時(shí)位線電壓達(dá)到最大值，分別為360.129 mV和279.395 mV。綜上所述，要保證存儲(chǔ)節(jié)點(diǎn)穩(wěn)定且存儲(chǔ)數(shù)據(jù)可被正確讀出，字線電壓不能大于868 mV，控制在600 mV 到821 mV 范圍內(nèi)為最優(yōu)，字線電壓為高電壓/低電壓時(shí)，控制讀取時(shí)間為500 ps/1 ns 為最佳。

Fig.8 Voltage variation diagram of storage node/bit line圖8 存儲(chǔ)節(jié)點(diǎn)/位線電壓變化圖

如前文所述，字線電壓越低越有利于保證存儲(chǔ)數(shù)據(jù)的穩(wěn)定。故本文所提設(shè)計(jì)電路在字線電壓為600 mV，讀數(shù)據(jù)時(shí)長(zhǎng)為1 ns 的前提下進(jìn)行時(shí)序仿真。圖9 給出了以雙字線雙閾值4T 存儲(chǔ)單元為基礎(chǔ)構(gòu)成的存儲(chǔ)系統(tǒng)在SRAM 運(yùn)算模式下的時(shí)序仿真圖。由仿真圖可知，讀數(shù)據(jù)時(shí)存儲(chǔ)節(jié)點(diǎn)會(huì)發(fā)生小幅度跳變，但不影響存儲(chǔ)節(jié)點(diǎn)穩(wěn)定。位線電壓持續(xù)升高，在讀數(shù)據(jù)時(shí)長(zhǎng)為1 ns 時(shí)位線電壓遠(yuǎn)超過50 mV，可被靈敏放大器正確讀出。存儲(chǔ)結(jié)構(gòu)不足之處為讀“1”時(shí)存儲(chǔ)節(jié)點(diǎn)仍有一定幅度的跳變，對(duì)字線電壓變化敏感。位線電壓上升幅度有限，位線電壓變化的線性度不理想等限制了該結(jié)構(gòu)在漢明距離計(jì)算等運(yùn)算方面的應(yīng)用。

Fig.9 Timing simulation圖9 時(shí)序仿真

3.2.3 異或、與、或非邏輯運(yùn)算

在對(duì)雙字線雙閾值4T 存儲(chǔ)單元的穩(wěn)定性進(jìn)行研究并解決相關(guān)問題后，以存儲(chǔ)數(shù)據(jù)為“1011”“1100”時(shí)雙字線4T 存儲(chǔ)系統(tǒng)執(zhí)行邏輯運(yùn)算為例。圖10 給出4列位線電壓變化波形圖，虛線與實(shí)線分別代表位線bl、blb 的電壓變化，參考電壓為50 mV。位線電壓小于50 mV 時(shí)靈敏放大器輸出“1”，反之輸出為“0”。由圖10 可知，執(zhí)行異或運(yùn)算時(shí)，第1 列位線端靈敏放大器輸出結(jié)果經(jīng)或非門輸出后得到運(yùn)算結(jié)果為“0”，第2～4 列變化趨勢(shì)一致，輸出結(jié)果均為“1”，即兩個(gè)4位二進(jìn)制數(shù)異或運(yùn)算結(jié)果為0111。執(zhí)行與、或非運(yùn)算時(shí)，4 列位線bl 端靈敏放大器輸出或非運(yùn)算結(jié)果為0000，blb 端靈敏放大器輸出與運(yùn)算結(jié)果為1000。

3.2.4 BCAM 運(yùn)算

BCAM 運(yùn)算時(shí)位線電壓的升高勢(shì)必會(huì)影響存儲(chǔ)節(jié)點(diǎn)的穩(wěn)定。在大規(guī)模集成電路應(yīng)用中，多行電路同時(shí)操作對(duì)存儲(chǔ)節(jié)點(diǎn)的穩(wěn)定性造成很大的影響，尤其是存儲(chǔ)“0”節(jié)點(diǎn)。因此設(shè)計(jì)大陣列BCAM 運(yùn)算，研究多行存儲(chǔ)數(shù)據(jù)向位線充電且僅有一個(gè)存儲(chǔ)“0”節(jié)點(diǎn)匹配時(shí)，存儲(chǔ)“0”節(jié)點(diǎn)的穩(wěn)定情況，是檢驗(yàn)以雙字線雙閾值4T SRAM 存儲(chǔ)單元為基礎(chǔ)構(gòu)成的存儲(chǔ)陣列能否實(shí)現(xiàn)BCAM 運(yùn)算的必要步驟之一[16]。本文以大小為128×128 bit 的雙字線4T 存儲(chǔ)陣列實(shí)現(xiàn)BCAM運(yùn)算為例進(jìn)行分析。預(yù)設(shè)存儲(chǔ)數(shù)據(jù)為“111……10”（127 個(gè)1），輸入數(shù)據(jù)全為“0”（128 個(gè)0）。圖11 給出BCAM 運(yùn)算完成后，位線bl 電壓約為400 mV。存儲(chǔ)數(shù)據(jù)為“0”的左存儲(chǔ)節(jié)點(diǎn)電壓升高到0.4 V 左右，但遠(yuǎn)遠(yuǎn)低于1.2 V。右存儲(chǔ)節(jié)點(diǎn)電壓基本穩(wěn)定在1.2 V，存儲(chǔ)節(jié)點(diǎn)未發(fā)生翻轉(zhuǎn)。因此本文提出的電路結(jié)構(gòu)在大規(guī)模集成電路設(shè)計(jì)中可實(shí)現(xiàn)多種情況下的BCAM 運(yùn)算。

Fig.10 Waveform diagram of logic operation simulation圖10 邏輯運(yùn)算仿真波形圖

Fig.11 Timing diagram of BCAM simulation圖11 BCAM 仿真時(shí)序圖

BCAM 運(yùn)算功能是雙字線雙閾值4T SRAM 存儲(chǔ)單元具備的一個(gè)重要運(yùn)算功能，在解決BCAM 運(yùn)算可行性問題后對(duì)其運(yùn)算能耗和運(yùn)算頻率進(jìn)行分析也十分重要。圖12 給出BCAM 運(yùn)算時(shí)，隨著失配個(gè)數(shù)的增加不同匹配情況下的功耗變化圖。輸入數(shù)據(jù)“1”時(shí)能耗最大為909.72 FJ，輸入“0”時(shí)能耗最小為432.12 FJ。電路的運(yùn)算頻率和位線電壓的大小密切相關(guān)，圖13 給出在不同字線電壓下，存儲(chǔ)陣列存儲(chǔ)不同數(shù)據(jù)時(shí)，BCAM 運(yùn)算頻率變化圖。由圖可知字線電壓為600 mV 時(shí)，頻率為1 010.1 MHz，即運(yùn)算速度為16 161.6×NMB/Hz。

Fig.12 Mismatch energy consumption圖12 失配功耗

Fig.13 BCAM operation frequency圖13 BCAM 運(yùn)算頻率

4 總結(jié)

本文提出了一種基于雙字線雙閾值4T 存儲(chǔ)單元的存儲(chǔ)系統(tǒng)?；陔p字線雙閾值4T SRAM 的存內(nèi)計(jì)算架構(gòu)與基于6T SRAM 的存內(nèi)計(jì)算架構(gòu)均可實(shí)現(xiàn)異或、與、或非、BCAM 等運(yùn)算，但其存儲(chǔ)面積比基于6T存儲(chǔ)單元的存內(nèi)結(jié)構(gòu)的存儲(chǔ)面積降低了25%，采用雙字線4T 存儲(chǔ)結(jié)構(gòu)較單字線4T 存儲(chǔ)結(jié)構(gòu)在大規(guī)模集成電路應(yīng)用中讀數(shù)據(jù)操作時(shí)功耗降低了47%左右。當(dāng)字線電壓為600 mV 時(shí)運(yùn)算速度可達(dá)到16 161.6 ×NMB/Hz，具有很好的工程應(yīng)用價(jià)值。