汪 敏 ，蔣彥雯 ，范紅旗

(1.國防科技大學 自動目標識別重點實驗室，湖南 長沙 410000；2.中國人民解放軍94535 部隊，江蘇 徐州 221000)

0 引言

作為現(xiàn)代電子對抗中的核心技術(shù)，數(shù)字射頻存儲(Digital Radio Frequency Memory，DRFM)干擾技術(shù)以其調(diào)制方式的靈活性、信號相干性等特點，廣泛應(yīng)用于各類自衛(wèi)式、支援式和投擲式干擾系統(tǒng)中[1]。對抗DRFM 干擾、尤其是來自雷達主瓣的DRFM 干擾[2]，成為了當前各類雷達研制測試中的一項重要課題，因此研制一種能滿足技術(shù)驗證與系統(tǒng)測試需求的DRFM 干擾模擬器就顯得尤為必要。

目前已有的DRFM 干擾模擬器大多采用定制硬件進行設(shè)計，并且產(chǎn)生的干擾樣式較為單一、固定。其中文獻[3]針對雷達抗拖曳式誘餌干擾設(shè)計了一種目標和拖曳誘餌的模擬器，其系統(tǒng)硬件部分采用專用定制設(shè)備，用途較為局限；文獻[4]設(shè)計了一種寬帶雷達目標與干擾模擬器，能夠覆蓋L-Ku 波段雷達，但系統(tǒng)各單元均為定制組件，功能擴展性不夠；文獻[5]針對雷達測試設(shè)計了一種多通道回波模擬器，能夠產(chǎn)生噪聲、假目標等干擾，但每個通道僅能固定產(chǎn)生一種干擾；文獻[6]采用通用儀器設(shè)計了一款DRFM 雷達回波模擬器，可以產(chǎn)生多種欺騙干擾，但變更干擾樣式需要重啟系統(tǒng)，使用上不夠靈活。綜上所述，有必要研制一種配置更加靈活、通用性更強且易使用的DRFM 干擾模擬器。

本文基于NI 公司的PXI 自動化測試平臺，以矢量信號收發(fā)儀(Vector Signal Transceivers，VST)為核心[7]，采用DRFM 技術(shù)體制進行干擾模擬器設(shè)計，設(shè)計了一種流控制器實現(xiàn)對干擾模擬器的控制。干擾模擬器可以實現(xiàn)包括全脈沖存儲轉(zhuǎn)發(fā)、式樣脈沖存儲轉(zhuǎn)發(fā)和間歇采樣存儲轉(zhuǎn)發(fā)在內(nèi)的三種存儲方式[8]，通過結(jié)合移頻、調(diào)相等調(diào)制方式，可以實現(xiàn)首尾連續(xù)轉(zhuǎn)發(fā)干擾、間歇采樣移頻轉(zhuǎn)發(fā)干擾等多種復(fù)雜的干擾樣式[9]。通過更換VST 板卡，可快速調(diào)整干擾模擬器的頻段、帶寬等指標參數(shù)。通過擴展VST 板卡的數(shù)量，可構(gòu)建更加復(fù)雜的電磁信號環(huán)境。

1 硬件組成

該干擾模擬器系統(tǒng)采用全商用現(xiàn)貨(COTS)的PXI 自動化測試平臺搭建，包括PXI 機箱、遠程控制器和VST板卡。遠程控制器和VST 模塊位于PXI 機箱內(nèi)，遠程控制器通過光纖連接到計算機上位機，其中PXI 機箱和VST 板卡可以根據(jù)需求選擇不同的型號，不同的VST 板卡覆蓋的頻段范圍不同，因此干擾模擬器系統(tǒng)不包含收發(fā)天線，收發(fā)天線需根據(jù)具體應(yīng)用場景單獨進行選擇。干擾模擬器系統(tǒng)組成如圖1 所示，下面對各部分進行詳細說明。

圖1 干擾模擬器系統(tǒng)組成圖

VST 是干擾模擬器的核心組件，集成了通用的接收和發(fā)射前端以及可用作實時信號處理的FPGA。通過VST 完成對雷達信號的接收、存儲、調(diào)制和轉(zhuǎn)發(fā)，其中存儲、調(diào)制和控制等復(fù)雜功能在FPGA 上實現(xiàn)。VST 根據(jù)上位機傳遞的參數(shù)生成不同類型的干擾信號，通過多塊VST 板卡同時工作可產(chǎn)生多路不同類型、不同參數(shù)的干擾信號，構(gòu)建出測試所需的復(fù)雜電磁信號環(huán)境。當測試需求發(fā)生變化時，干擾模擬器可通過更換VST 板卡快速調(diào)整自身指標性能，而不需要改動軟件部分，例如頻率范圍可由65 MHz～6 GHz 將上限擴展至40 GHz；瞬時帶寬可由80 MHz 擴展至1.4 GHz[7]。

PXI 機箱為干擾模擬器系統(tǒng)提供電源、散熱、通信總線，同時將整個系統(tǒng)集成為一個整體，實現(xiàn)輕量便攜。干擾模擬器采用遠程控制的方式，通過光纖將上位機和PXI 機箱進行分離，在保證功能不受影響的同時可以讓用戶遠離輻射源，提升實驗的靈活性。干擾模擬器上位機采用Intel 處理器，運行上位機控制軟件。

2 軟件設(shè)計

該干擾模擬器系統(tǒng)硬件部分均采用通用模塊，因此其核心功能依賴軟件進行設(shè)計，主要包括FPGA 軟件和控制軟件。其中，F(xiàn)PGA 軟件是干擾模擬器信號檢測和干擾生成的核心，運行于VST 的板載FPGA 內(nèi)；控制軟件是干擾模擬器的監(jiān)控終端，為人機交互提供操控接口和顯示界面，運行于上位機內(nèi)，兩者通過PXIe 總線進行通信。

2.1 功能模塊設(shè)計

干擾模擬器在技術(shù)體制上選擇DRFM 架構(gòu)。DRFM的原理是通過接收并存儲雷達信號，在時域和頻域內(nèi)對存儲的雷達信號進行調(diào)制，生成相干干擾信號[1]。作為一種測試設(shè)備而非實際干擾機，DRFM 干擾模擬器帶寬大于雷達信號瞬時帶寬即可，但為了適應(yīng)不同的雷達波形體制、靈活產(chǎn)生各種典型樣式的DRFM 干擾，要求干擾模擬器具備存儲深度深和實時響應(yīng)的特點。

基于上述需求，在FPGA 中主要實現(xiàn)了五個功能模塊，分別為預(yù)處理模塊、信號偵測模塊、控制模塊、存儲模塊和調(diào)制模塊，由上位機控制軟件提供狀態(tài)參數(shù)輸入，AD/DA 完成和射頻前端的數(shù)據(jù)交互。干擾模擬器工作原理如圖2 所示。來自ADC 的輸入信號經(jīng)過預(yù)處理模塊處理后送給信號偵測模塊，完成信號參數(shù)測量，控制模塊根據(jù)來自信號偵測模塊的信息和上位機軟件的參數(shù)對存儲模塊和調(diào)制模塊進行控制，調(diào)制完的信號再次經(jīng)過預(yù)處理后經(jīng)由DAC 送給發(fā)射前端。

圖2 干擾模擬器工作原理圖

(1)預(yù)處理模塊

預(yù)處理模塊實現(xiàn)I/Q 補償、分數(shù)內(nèi)插和分數(shù)抽取三種功能。I/Q 兩路信號在調(diào)制或解調(diào)時會出現(xiàn)幅相不均衡，通過I/Q 補償功能進行解決。另外由于干擾模擬器的存儲深度受自身采樣頻率的影響，為了在雷達信號帶寬較小時節(jié)省資源，需要降低干擾模擬器采樣處理頻率，但是VST 中ADC/DAC 的采樣頻率為固定值，比如型號為PXIe 5646R 的VST 為200 MHz，因此在FPGA 設(shè)計中引入分數(shù)抽取和分數(shù)內(nèi)插功能來降低有效數(shù)據(jù)的速率。

(2)信號偵測模塊

信號偵測模塊實現(xiàn)對雷達信號的偵測與參數(shù)測量。通過正交檢波方法對輸入的復(fù)數(shù)基帶信號進行功率計算[10]，輸出信號起止時刻，并據(jù)此計算信號的脈寬參數(shù)傳遞到控制模塊。為了降低噪聲對包絡(luò)檢測的干擾，可以根據(jù)信噪比設(shè)置合適的門限閾值。

(3)控制模塊

控制模塊是干擾模擬器功能實現(xiàn)的關(guān)鍵，通過四個結(jié)構(gòu)相同的流控制器完成對信號的存儲和收發(fā)控制。流控制器包括兩個輸入信號，分別為計數(shù)長度N 和觸發(fā)信號T；以及三個輸出信號，分別為信號有效V、當前計數(shù)值n 和當前狀態(tài)S。流控制器的控制流程如圖3 所示。

圖3 流控制器控制流程圖

流控制器在接收到觸發(fā)信號T 后，根據(jù)設(shè)定的計數(shù)長度N 進行計數(shù)，并精確返回當前計數(shù)值n 的大小、輸出信號V 是否有效以及當前流控制器的狀態(tài)S。照此邏輯順序通過四個流控制器的緊密配合完成對干擾模擬器存儲和轉(zhuǎn)發(fā)的控制，具體控制流程在2.2 節(jié)進行介紹。

(4)存儲模塊

存儲模塊根據(jù)控制模塊的命令對預(yù)處理模塊傳入的信號進行選擇、存儲和轉(zhuǎn)發(fā)。存儲模塊選用塊RAM 進行信號存儲，相比查找表，選用塊RAM 的優(yōu)勢是不占用FPGA 邏輯資源，而相比更大容量的DRAM，塊RAM 的存取速度更快，僅消耗一個時鐘周期。以VST 5646R為例，除去其他功能占用后，可供存儲模塊使用的塊RAM 數(shù)量為300 KB，按最大200 MHz 的帶寬計算，可以存儲的信號長度為1.5 ms，能夠滿足干擾模擬器的需求。

(5)調(diào)制模塊

調(diào)制模塊通過數(shù)控振蕩器(NCO)對轉(zhuǎn)發(fā)信號的頻偏和相位進行調(diào)制，產(chǎn)生更加多樣靈活的干擾信號[11]。在FPGA 硬件實現(xiàn)中，為了模擬運動的假目標信號，通過將待轉(zhuǎn)發(fā)的復(fù)數(shù)基帶信號與數(shù)控振蕩器(NCO)生成的復(fù)頻率信號進行復(fù)數(shù)相乘實現(xiàn)對信號的調(diào)制。

(6)上位機控制軟件

控制軟件采用LabVIEW 圖形化編程語言編寫，能夠?qū)崟r與VST 中的FPGA 進行通信，監(jiān)測并顯示PXI 機箱以及各板卡的工作狀態(tài)信息，方便用戶對整個系統(tǒng)的控制與監(jiān)測。控制軟件界面如圖4 所示，界面分為三個功能欄，VST 配置欄中完成對VST 板卡基本參數(shù)的配置；干擾樣式選擇欄中完成不同的干擾樣式和參數(shù)的設(shè)置；狀態(tài)監(jiān)控欄能夠在干擾模擬器工作時監(jiān)控其工作狀態(tài)。當PXI 機箱啟動后，完成VST 配置欄和干擾樣式選擇欄的設(shè)置，然后點擊啟動，即可啟動模擬器。

圖4 干擾模擬器控制軟件界面

2.2 控制流程

對干擾模擬器存儲、轉(zhuǎn)發(fā)的控制由控制模塊中的四個流控制器相互配合完成，下面對照圖5 中的流程圖對干擾模擬器產(chǎn)生轉(zhuǎn)發(fā)干擾流程進行詳細說明。

圖5 干擾模擬器控制流程圖

根據(jù)轉(zhuǎn)發(fā)脈沖的完整性，轉(zhuǎn)發(fā)干擾分為全脈沖轉(zhuǎn)發(fā)干擾、式樣脈沖轉(zhuǎn)發(fā)干擾和間歇采樣轉(zhuǎn)發(fā)干擾。全脈沖轉(zhuǎn)發(fā)包含完整的雷達脈沖信號；式樣脈沖轉(zhuǎn)發(fā)則只截取部分雷達脈沖信號進行轉(zhuǎn)發(fā)，降低了對存儲模塊深度的要求；間歇采樣轉(zhuǎn)發(fā)采用交替采樣、轉(zhuǎn)發(fā)的方式，針對大時寬信號有較好效果[12]。

全脈沖轉(zhuǎn)發(fā)時，根據(jù)信號偵測模塊得到的信號脈寬計算圖中的周期長度輸入，根據(jù)信號起始時刻生成觸發(fā)信號，此時選擇器1 的輸出為流控制器2 的輸出，存儲模塊根據(jù)計數(shù)值n 作為地址對信號進行存儲，選擇器2輸入選擇周期長度，選擇器3 選擇n3的比較值。全脈沖轉(zhuǎn)發(fā)和式樣脈沖轉(zhuǎn)發(fā)時，流控制器3 的輸入均為延時量，控制存儲和轉(zhuǎn)發(fā)之間的時間間隔。流控制器4 計算讀取地址送給存儲模塊進行信號讀取、轉(zhuǎn)發(fā)。

式樣脈沖轉(zhuǎn)發(fā)與全脈沖轉(zhuǎn)發(fā)過程基本相同，不同之處在于此時周期長度參數(shù)應(yīng)小于信號脈寬，差值由上位機進行設(shè)定。

間歇采樣轉(zhuǎn)發(fā)時，周期長度為偵測得到的信號脈寬，切片長度由上位機設(shè)定的占空比參數(shù)確定。此時選擇器1 的輸出為流控制器1 的輸出，選擇器2 輸入選擇切片長度，選擇器3 選擇V3，流控制器3 的輸入為轉(zhuǎn)發(fā)次數(shù)。在接收到觸發(fā)信號后，存儲器根據(jù)切片長度存入信號，然后流控制器4 根據(jù)流控制器3 確定的轉(zhuǎn)發(fā)次數(shù)重復(fù)生成地址送給存儲模塊讀取信號轉(zhuǎn)發(fā)，轉(zhuǎn)發(fā)完成后流控制器2 將狀態(tài)信息返回信號偵測模塊，若此時偵測信號還未結(jié)束，繼續(xù)產(chǎn)生觸發(fā)信號，重復(fù)上一過程，直至信號結(jié)束。

間歇采樣轉(zhuǎn)發(fā)模式下，通過結(jié)合調(diào)制模塊的移頻功能可以產(chǎn)生間歇采樣移頻重復(fù)轉(zhuǎn)發(fā)干擾。

3 系統(tǒng)測試

應(yīng)用干擾模擬器對單通道雷達進行干擾實驗，對系統(tǒng)的功能及部分主要指標進行可行性驗證測試，包括產(chǎn)生不同樣式干擾的能力，以及動態(tài)范圍和轉(zhuǎn)發(fā)延時等指標。

3.1 驗證測試方案

驗證測試方案采用第二塊VST 模擬雷達系統(tǒng)，采用射頻注入方式測試DRFM 干擾模擬器，設(shè)備連接如圖6所示，圖7 為干擾模擬器系統(tǒng)的實物圖。

圖6 驗證方案框圖

圖7 干擾模擬器實物圖

圖6 中，將雷達系統(tǒng)的發(fā)射端與干擾模擬器的接收端直連，接收端與干擾模擬器的發(fā)射端直連，形成閉環(huán)回路。雷達系統(tǒng)可以實現(xiàn)脈沖波形的發(fā)射與回波信號處理，并將結(jié)果返回到上位機顯示。

驗證方案中雷達發(fā)射信號的參數(shù)如表1 所示。

表1 雷達信號參數(shù)

通過在FPGA 中脈沖檢測模塊包絡(luò)輸出處以及四個流控制器的輸出處分別放置探針寄存器，從而能夠在上位機獲得系統(tǒng)運行時的時序圖，5 個寄存器的名稱按順序分別為0～4。

下面以式樣脈沖轉(zhuǎn)發(fā)干擾、首尾連續(xù)轉(zhuǎn)發(fā)干擾和間歇采樣移頻重復(fù)轉(zhuǎn)發(fā)干擾三種干擾樣式為例來進行干擾模擬器動態(tài)范圍、轉(zhuǎn)發(fā)延遲和干擾種類的驗證。

3.2 動態(tài)范圍

動態(tài)范圍指干擾模擬器在不產(chǎn)生虛假響應(yīng)時系統(tǒng)可接收的最大、最小信號功率比。試驗采用式樣脈沖轉(zhuǎn)發(fā)干擾模式，選擇的轉(zhuǎn)發(fā)長度為雷達脈沖長度的80%，圖8 為其時序圖。

圖8 式樣脈沖轉(zhuǎn)發(fā)干擾時序圖

從圖8 中可以看出，流控制器1 只存入了接收信號的部分長度。當雷達脈沖信號較長無法全部存儲時，流控制器1 控制存儲模塊只存入雷達脈沖信號的前半部分，可在資源受限的情況下達到需要的干擾效果。

圖9(a)為雷達接收端接收到的回波信號圖，可以看出接收回波僅為部分發(fā)射脈沖。圖9(b)和圖9(c)為接收回波進行匹配濾波之后的結(jié)果，分別對應(yīng)干擾模擬器的最大接收功率和最小接收功率，根據(jù)圖中的結(jié)果，干擾模擬器的動態(tài)范圍能夠滿足雷達驗證測試的需求。

圖9 式樣脈沖轉(zhuǎn)發(fā)干擾接收回波

3.3 轉(zhuǎn)發(fā)延遲

干擾模擬器轉(zhuǎn)發(fā)延遲指干擾模擬器從接收到雷達脈沖信號到開始轉(zhuǎn)發(fā)所需要的最小延遲時間，在DRFM系統(tǒng)中主要取決于數(shù)據(jù)的存取延遲。

圖10 為首尾連續(xù)轉(zhuǎn)發(fā)干擾的寄存器時序圖。其中圖10(a)為一次轉(zhuǎn)發(fā)過程的時序圖，圖10(b)為存入數(shù)據(jù)到取出的延遲時長。

圖10 首尾連續(xù)轉(zhuǎn)發(fā)干擾時序圖

從圖10 中可以看出，流控制器1 在脈沖檢測觸發(fā)信號0 產(chǎn)生后被激活開始存入數(shù)據(jù)，并且有兩個周期的延遲，觸發(fā)信號消失后翻轉(zhuǎn)為等待狀態(tài)，停止存入數(shù)據(jù)。存入完畢后直接啟動流控制器4，開始循環(huán)讀取數(shù)據(jù)送往調(diào)制模塊，讀取時延遲為兩個周期，本文設(shè)計的干擾模擬器的最大采樣率為200 MHz，所以轉(zhuǎn)發(fā)延時為20 ns，若采用PXIe-5840 板卡，干擾模擬器的最大采樣率可達到1 GHz，轉(zhuǎn)發(fā)延遲可以減小到4 ns，因此可以通過更換板卡來靈活調(diào)整干擾模擬器的系統(tǒng)性能。

圖11 為雷達接收端接收到的回波信號圖，從圖中可以看出，干擾模擬器在接收到雷達發(fā)射信號后成功產(chǎn)生了首尾連續(xù)的多個脈沖回波。

圖11 首尾連續(xù)轉(zhuǎn)發(fā)干擾接收回波

3.4 干擾產(chǎn)生驗證

在上面兩個試驗中已經(jīng)產(chǎn)生了式樣脈沖轉(zhuǎn)發(fā)干擾和首尾連續(xù)轉(zhuǎn)發(fā)干擾，下面進行間歇采樣移頻重復(fù)轉(zhuǎn)發(fā)干擾的驗證。圖12 為間歇采樣移頻重復(fù)轉(zhuǎn)發(fā)干擾寄存器的時序圖，從圖中可以看出，當脈沖檢測觸發(fā)信號0 激活后，流控制器2 激活，并根據(jù)設(shè)定的周期、占空比計算出存入寬度，然后激活流控制器1，在一個周期內(nèi)，存入完畢后激活流控制器3，間歇采樣轉(zhuǎn)發(fā)模式下，流控制器3 控制的是重復(fù)轉(zhuǎn)發(fā)次數(shù)，當長度設(shè)置為1時即為間歇采樣直接轉(zhuǎn)發(fā)，大于1 時即為間歇采樣重復(fù)轉(zhuǎn)發(fā)干擾。

圖12 間歇采樣移頻重復(fù)轉(zhuǎn)發(fā)干擾時序圖

圖13 為雷達接收回波的RD 圖，從圖中可以看出，干擾模擬器采用間歇采樣的方式并結(jié)合頻移，成功產(chǎn)生了更加密集的假目標干擾。

圖13 接收回波RD 譜

4 結(jié)論

通過對整個系統(tǒng)進行驗證，本文設(shè)計的干擾模擬器能夠?qū)崿F(xiàn)對雷達脈沖信號的實時重構(gòu)轉(zhuǎn)發(fā)，性能指標能夠滿足測試驗證的需求，并且模擬器可以根據(jù)FPGA 中設(shè)計好的邏輯配合上位機的控制靈活產(chǎn)生多種不同類型的干擾樣式，模塊化的板卡為干擾模擬器提供了較好的可擴展性，能夠適應(yīng)多種雷達抗干擾性能測試的需求，可為研究人員在雷達波形設(shè)計和信號處理算法研制時提供驗證測試方案參考。