李軍求，劉天照，劉鵬

（工業(yè)和信息化部電子第五研究所，廣東 廣州 511307）

0 引言

RapidIO交換芯片是一種點對點的包交換技術(shù)[1]，可以高速地傳輸一個系統(tǒng)內(nèi)各種設(shè)備間的數(shù)據(jù)，本文通過對RapidIO交換芯片的功能特性進(jìn)行分析，給出了在基于ATE測試平臺下針對高速RapidIO交換芯片的測試項目及測試方法，并進(jìn)行了實際的測試驗證。

1 總體測試內(nèi)容

交換芯片在功能和參數(shù)上有著一般數(shù)字集成電路的特性，如：需開展常規(guī)的配置模塊功能測試、掃描鏈測試和存儲器mbist測試，以及以普通I/O端口輸入/輸出高低電平、傳輸延遲等。但交換芯片作為一個在特定協(xié)議下的交換樞紐器件，又有其特有的功能模塊測試。對于高速RapidIO交換芯片，其高速串行接口眾多，特性測試即是重點也是難點。在基于ATE的平臺上，對RapidIO交換芯片的主要測試項目如圖1所示。

圖1 基于ATE的高速RapidIO交換芯片測試

2 功能測試

高速RapidIO交換芯片一般都為大規(guī)模數(shù)字集成電路，芯片在設(shè)計時一般都考慮到了后續(xù)測試的覆蓋率問題而引入了可測性設(shè)計（DEF）[2]，因此，針對芯片的掃描鏈（Scan）、芯片片上存儲器的內(nèi)建自測試（mbist）是檢測芯片邏輯故障的有效手段[3]，交換芯片一般都具有I2C及JTAG配置接口，其相應(yīng)的讀寫功能測試也是功能測試中必不可少的項目，除此之外，針對交換芯片特有的交換模式功能，還應(yīng)該進(jìn)行端口綁定模式、中斷和包交換功能測試。

對于上述功能測試，在ATE上一般是通過運(yùn)行相應(yīng)功能對應(yīng)的測試仿真向量進(jìn)行的，即ATE將仿真向量中要求的所有激勵信號按規(guī)定時序要求灌入芯片，同時對芯片的輸出信號進(jìn)行實時比較，當(dāng)符合期望值時，功能測試通過。

RapidIO交換芯片高速串行接口眾多，一般情況下多達(dá)30余條鏈路，因此，如何快速、全面地對這些接口進(jìn)行測試是一個必須解決的問題。高速串行接口的一條鏈路（lane）包含一對Tx差分輸出信號和一對Rx差分輸入信號，利用Tx的數(shù)據(jù)發(fā)送和Rx的數(shù)據(jù)接收能力，可以通過測試板上自環(huán)走線（LoopBack）進(jìn)行收發(fā)測試，從而達(dá)到用較低的成本實現(xiàn)高覆蓋率的測試目的，如圖2所示。

圖2 高速串行接口自環(huán)測試示意圖

在實際的測試中，Tx和Rx之間一般不是直接相連，而是通過電容進(jìn)行AC耦合，濾除直流分量以避免直流共模電平不一致導(dǎo)致工作不穩(wěn)定現(xiàn)象。在自環(huán)測試中，Tx持續(xù)地發(fā)送PRBS7或者更長的PRBS31碼流給Rx端，Rx端接收數(shù)據(jù)后進(jìn)行判斷，并通過一個GPIO引腳輸出高/低電平來表征自環(huán)測試通過與否。自環(huán)測試在占用ATE較少的高速測試資源情況下，對所有的高速串行接口進(jìn)行物理特性測試驗證，是一種經(jīng)濟(jì)、高效的測試手段[4]。

3 通用I/O參數(shù)測試

對于交換芯片的通用數(shù)字I/O引腳，其相應(yīng)的直流參數(shù)如輸入高低電平、輸出高低電平、輸入漏電流和輸出漏電流；交流參數(shù)如數(shù)據(jù)建立/保持時間、輸出傳輸延時等都可參考GB/T 17574—1998 《半導(dǎo)體器件集成電路第2部分：數(shù)字集成電路》部分進(jìn)行測試。

4 工作電流測試

高速RapidIO交換芯片的工作電流在當(dāng)其所有的高速串行接口都進(jìn)行滿速工作時達(dá)到最大值，在ATE測試中，可以利用芯片自環(huán)功能測試以獲得最大的工作電流，具體的做法為：配置交換芯片的高速串行輸出接口為全速自環(huán)模式，包括外部自環(huán)及內(nèi)部自環(huán)，ATE在執(zhí)行芯片自環(huán)測試的同時，監(jiān)控電源通道的輸出電流。

5 高速串行接口測試

5.1 差分輸出共模電壓及差分電阻測試

對于高速RapidIO交換芯片的差分輸出共模電壓及電阻的測試，可以通過ATE機(jī)臺通道的PPMU測量單元（如圖3所示）來完成。在共模電平測試中，先對芯片進(jìn)行上電，然后控制ATE的數(shù)字通道PPMU對芯片的差分輸出端直接進(jìn)行電平測量即可得到共模電壓；在測試差分電阻時，需利用ATE通道PPMU的并行測試能力，同時對差分引腳進(jìn)行拉灌電流操作，并讀出兩端的電壓值，最終計算得出差分電阻。

圖3 ATE數(shù)字通道硬件資源示意圖

5.2 差分輸出上升/下降時間測試

高速RapidIO交換芯片的差分輸出上升/下降時間的測試，ATE機(jī)臺主要利用高速通道對信號的上升下降沿進(jìn)行步進(jìn)掃描得出。需要注意的是，高速RapidIO交換芯片的差分串行輸出信號的速率已達(dá)GHz級別，上升/下降時間都是百ps級，由于ATE測試板的整板尺寸較大，信號從芯片的串行差分引腳輸出到ATE機(jī)臺數(shù)字通道的接收比較單元的傳輸距離可達(dá)25.4 cm（10 inch）左右，整條通路的阻抗匹配及串?dāng)_等問題將會對測試結(jié)果有很大的影響，因此需要在測試板設(shè)計制作過程中對高速信號的完整性做出足夠的考慮[5-6]。

5.3 差分輸出擺幅、抖動及眼圖測試

對于高速RapidIO交換芯片的差分輸出擺幅、抖動及眼圖測試，都可以歸結(jié)為眼圖測試。眼圖是把信號各個周期的波形疊加到一個周期中，形成了類似眼睛的形狀。一個由示波器抓取的實際眼圖如圖4所示。

圖4 示波器抓取的信號眼圖

在ATE測試中，主要是通過Shmoo進(jìn)行二維掃描測試得出信號的眼圖，如圖5所示。眼圖測試中，首先，需建立并調(diào)試好（功能測試通過）用于眼圖測試的功能向量；然后，對待測輸出引腳的的每個數(shù)據(jù)位（以最大速率對應(yīng)的1UI時間為范圍）進(jìn)行時間軸和電壓軸的二維掃描。

圖5中的橫軸代表時間，縱軸代表比較電壓門限值，圖中眼高即為差分輸出擺幅，信號總抖動等于信號單位位寬（1UI）減去眼寬值。

圖5 ATE抓取的眼圖

6 高速RapidIO交換芯片的測試驗證

被測芯片為支持RapidIO2.0協(xié)議的高速RapidIO交換芯片，其串行接口速率可達(dá)5 Gbps，本次測試的平臺為V93000測試系統(tǒng)，整個測試涵蓋了功能測試、動態(tài)功耗測試、通用I/O端口的交直流參數(shù)測試 和高速串行接口參數(shù)測試，各個部分的測試結(jié)果如下所述。

a）功能測試結(jié)果

功能測試結(jié)果如圖6-7所示。

圖6 部分模塊的功能測試結(jié)果

圖7 自環(huán)測試結(jié)果

b）部分通用I/O參數(shù)測試結(jié)果

部分通用I/0參數(shù)測試結(jié)果如圖8-9所示。

圖8 輸出高低電平的測試結(jié)果

圖9 輸入漏電流的測試結(jié)果

c）功耗測試結(jié)果

功耗測試結(jié)果如圖10所示。

圖10 各個速率的自環(huán)功耗測試結(jié)果

d）串行接口差分輸出阻抗測試數(shù)據(jù)及實現(xiàn)代碼

差分輸出阻抗部分的測試結(jié)果如圖11所示。

圖11 差分輸出阻抗測試結(jié)果

差分輸出阻抗部分的測試代碼如圖12所示。

圖12 差分輸出阻抗的測試代碼

e）高速串行接口差分輸出上升/下降時間的測試數(shù)據(jù)

輸出信號上升/下降時間的掃描結(jié)果如圖13-14所示。

圖13 輸出信號上升時間掃描結(jié)果

圖14 輸出信號下降時間掃描結(jié)果

由上升/下降測試數(shù)據(jù)可知，當(dāng)取信號擺幅的20%～80%來測試上升/下降時間時，信號上升時間為34.9 ps，下降時間為43.6 ps。

f）高速串行接口輸出眼圖測試

本次眼圖測試是在高速串行接口輸出5 Gbps碼流速率下進(jìn)行的，測試結(jié)果如圖15所示。

圖15 輸出信號眼圖測試結(jié)果

由圖15的眼圖測試數(shù)據(jù)可知，該差分信號的輸出總抖動為1-0.85 UI=0.15 UI，輸出擺幅達(dá)600 mV。

7 結(jié)束語

本文給出了RapidIO交換芯片在基于ATE的測試平臺上的測試項目及高速接口相關(guān)參數(shù)的測試方法，并對一款高速RapidIO芯片進(jìn)行了測試驗證，在工程實踐上有一定的參考意義。