程倩 龍志遠(yuǎn)

摘 要：全國大學(xué)生電子設(shè)計(jì)競賽自1994年主辦以來，吸引了國內(nèi)許多大學(xué)參加，這項(xiàng)賽事已成為國內(nèi)最成功最有影響力的賽事。這項(xiàng)賽事的目的在于提高學(xué)生的創(chuàng)造能力和團(tuán)隊(duì)精神，同時(shí)也提高學(xué)生在電子設(shè)計(jì)和電子工程上的能力。

本課題設(shè)計(jì)出一種基于單片機(jī)和可編程邏輯器件綜合應(yīng)用的開發(fā)板，該開發(fā)板的硬件模塊和軟件模塊可以根據(jù)需要組成實(shí)用系統(tǒng)。電路由于采用了高性能的器件，從而具有高速，高可靠，小型化和低功耗等優(yōu)點(diǎn)。本文主要內(nèi)容包括：設(shè)計(jì)了基于"MCU+FPGA體系結(jié)構(gòu)"的開發(fā)板，電路采用單片機(jī)擔(dān)當(dāng)控制的核心;通過CPLD/FPGA實(shí)現(xiàn)單片機(jī)I/O端口的擴(kuò)展和產(chǎn)生系統(tǒng)所需的各種數(shù)據(jù)和控制信號(hào)。開發(fā)板包括了電子設(shè)計(jì)中常用的模塊電路：數(shù)/模轉(zhuǎn)換模塊，模/數(shù)轉(zhuǎn)換模塊，通用鍵盤和顯示模塊等。同時(shí)編寫了與開發(fā)板系統(tǒng)相配套的單片機(jī)子程序文件。由于電路采用了單片機(jī)和可編程邏輯邏輯器件的綜合應(yīng)用技術(shù)，使得電路連線減少，可靠性提高，從而減小了開發(fā)者的工作強(qiáng)度。

關(guān)鍵詞：電子設(shè)計(jì);開發(fā)板;競賽

面向全國大學(xué)生的全國大學(xué)生電子設(shè)計(jì)競賽吸引了越來越多的大學(xué)生參加，其影響力也在逐年增加，有些作品因?yàn)槠鋭?chuàng)新性強(qiáng)、可應(yīng)用型高而頗受青睞，但是學(xué)生在設(shè)計(jì)過程中有時(shí)候也會(huì)遇到一些問題，導(dǎo)致思路在轉(zhuǎn)變?yōu)槌晒倪^程中遇到一定的障礙。根據(jù)對(duì)多年的競賽題目和相關(guān)的參賽作品的分析，一般地，競賽中需開發(fā)的主控電路多為數(shù)字系統(tǒng)與模擬系統(tǒng)相結(jié)合的綜合電路，此系統(tǒng)多包括單片機(jī)最小系統(tǒng)、基于EDA開發(fā)的FPGA或CPLD可編程高速系統(tǒng)、數(shù)碼顯示系統(tǒng)、鍵控系統(tǒng)、RO M/RAM存儲(chǔ)系統(tǒng)、高頻時(shí)鐘系統(tǒng)、A/D轉(zhuǎn)換系統(tǒng)和D/A轉(zhuǎn)換系統(tǒng)等。當(dāng)所有這些系統(tǒng)連成一協(xié)調(diào)的主控系統(tǒng)時(shí)，連線極為復(fù)雜、高速通道的連線技術(shù)、以及數(shù)?；旌舷到y(tǒng)的抗干擾與單點(diǎn)接地技術(shù)要求很高，靠臨時(shí)手工焊線，成功率低、可靠性差、費(fèi)時(shí)費(fèi)力，且技術(shù)指標(biāo)難以上去，根據(jù)實(shí)際需要變更系統(tǒng)通道結(jié)構(gòu)的靈活性也很差。所以，亟待找到一種新的方法或思路來解決這個(gè)問題。本文通過研究多年的競賽題目和相關(guān)的參賽作品，提出了一個(gè)創(chuàng)新型設(shè)計(jì)方案：通過合理的硬件電路設(shè)計(jì)，可以削弱或抑制絕大部分干擾。本設(shè)計(jì)就是主要從硬件方面進(jìn)行系統(tǒng)的抗干擾設(shè)計(jì)，當(dāng)然，硬件抗干擾和軟件抗干擾也并不是絕對(duì)的，往往要采用“軟硬兼施”的方法。數(shù)字電路信號(hào)電平轉(zhuǎn)換過程中會(huì)產(chǎn)生很大的沖擊電流，并在傳輸線和供用電源內(nèi)阻上產(chǎn)生較大的壓降，形成嚴(yán)重的干擾。為了抑制這種干擾，在電路中要適當(dāng)配置去藕電路。本課題設(shè)計(jì)的目標(biāo)是設(shè)計(jì)出一種適用于電子設(shè)計(jì)競賽的開發(fā)板，開發(fā)板采用單片機(jī)和FPGA/CPLD兩類器件相結(jié)合的電路結(jié)構(gòu)。希望這個(gè)設(shè)計(jì)思路對(duì)學(xué)生有一定的指導(dǎo)意義。

隨著可編程邏輯器件（FPGA/CPLD）和EDA技術(shù)的發(fā)展?？删幊踢壿嬈骷?yàn)樽陨淼膬?yōu)勢越來越多地應(yīng)用于電子產(chǎn)品的設(shè)計(jì)中，自全國第三屆電子技術(shù)設(shè)計(jì)競賽采用FPGA/CPLD器件以來，F(xiàn)PGA/CPLD器件己得到越來越多的選手的利用，甚至有的競賽題目如果不借助FPGA/CPLD器件可能很難實(shí)現(xiàn)。采用復(fù)雜可編程邏輯器件（FPGA/ CPLD），可以使硬件設(shè)計(jì)進(jìn)一步軟件化。一片F(xiàn)PGA/CPLD器件可替代多片74系列器件，如138譯碼器、多路開關(guān)、244驅(qū)動(dòng)器、與門、或門等，大大減小了板卡體積。同時(shí)由于FPGA/CPLD可編程，使設(shè)計(jì)更為靈活。在設(shè)計(jì)階段對(duì)FPGA/CPLD的設(shè)計(jì)通過EDA工具進(jìn)行仿真，包括功能、時(shí)序的模擬仿真，在完成PCB板之前，就可以做好充分的測試驗(yàn)證。所有這些優(yōu)勢使得FPGA/CPLD器件成為了電子技術(shù)設(shè)計(jì)者的寵兒。

一、國內(nèi)外研究現(xiàn)狀和發(fā)展趨勢

通過對(duì)2015年以來的全國大學(xué)生電子設(shè)計(jì)競賽的題目和一些作品的分析，發(fā)現(xiàn)越來越多的題目僅僅依靠單片機(jī)是難以完成的。隨著CPLD/FPPGA的發(fā)展，越來越多的競賽題目采用二者綜合應(yīng)用的方式來實(shí)現(xiàn)。已經(jīng)有比較多的優(yōu)秀的競賽產(chǎn)品的實(shí)現(xiàn)就是綜合利用二者的結(jié)果。江西許多院校多次組隊(duì)參加該項(xiàng)賽事，參賽成績不斷提高，但是，由于以往所用的設(shè)計(jì)方法相對(duì)比較落后，成績不夠理想。為了做好全國大學(xué)生電子設(shè)計(jì)競賽的準(zhǔn)備工作，進(jìn)一步提高參賽成績，亟需設(shè)計(jì)出一種適用于電子設(shè)計(jì)競賽的開發(fā)板，針對(duì)目前的現(xiàn)狀，開發(fā)板采用單片機(jī)和FPGA/CPLD兩類器件相結(jié)合的電路結(jié)構(gòu)無疑是最佳選擇。

目前，F(xiàn)PGA的主要發(fā)展動(dòng)向是：隨著大規(guī)?，F(xiàn)場可編程邏輯器件的發(fā)展，系統(tǒng)設(shè)計(jì)進(jìn)入“片上可編程系統(tǒng)”（SOPC）的新紀(jì)元，這一時(shí)期的特點(diǎn)就是芯片朝著高密度、低壓、低功耗方向挺進(jìn);同時(shí)國際各大公司都在積極擴(kuò)充其IP庫，以優(yōu)化的資源更好的滿足用戶的需求;特別引人注目的FPGA動(dòng)態(tài)可重構(gòu)技術(shù)的發(fā)展，將進(jìn)一步推動(dòng)數(shù)字系統(tǒng)設(shè)計(jì)觀念的巨大轉(zhuǎn)變。

在電子設(shè)計(jì)技術(shù)領(lǐng)域，PLD-（可編程邏輯器件）的應(yīng)用，已有了很好的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來極大的靈活性。由于該器件可以通過軟件編程來對(duì)其硬件的結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，使得硬件的設(shè)計(jì)可以通過軟件編程而對(duì)其硬件的結(jié)構(gòu)和上作方式進(jìn)行重構(gòu)，這樣硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這一切都極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過程、乃至設(shè)計(jì)觀念?？v觀可編程器件的發(fā)展史，它在結(jié)構(gòu)原理、集成規(guī)模、下載方式、邏輯設(shè)計(jì)手段等方面的每一次進(jìn)步都為現(xiàn)代電子設(shè)計(jì)技術(shù)的革命與發(fā)展提供了不可或缺的強(qiáng)大動(dòng)力。隨著可編程邏輯器件集成規(guī)模不斷擴(kuò)大，自身功能的不斷完善和計(jì)算機(jī)輔助設(shè)計(jì)技術(shù)的提高，在現(xiàn)代電子系統(tǒng)設(shè)計(jì)領(lǐng)域中的EDA便應(yīng)運(yùn)而生了。傳統(tǒng)的數(shù)字電路設(shè)計(jì)模式，如利用卡諾圖等邏輯化簡手段以及難懂的布爾方程表達(dá)方式和相應(yīng)的TTL或4000系列小集成規(guī)模芯片的堆砌技術(shù)正在迅速地退出歷史舞臺(tái)。

EDA技術(shù)就是以計(jì)算機(jī)為工具，在EDA軟件平臺(tái)上，根據(jù)硬件描述語言HDL完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡、分割、綜合及優(yōu)化、布局線、仿真，直至對(duì)于特定目標(biāo)芯片地適配編譯，邏輯映射和編程下載等工作。設(shè)計(jì)者的工作僅限于利用軟件的方式來完成對(duì)系統(tǒng)硬件功能的描述，在EDA工具的幫助下和應(yīng)用相應(yīng)的PLD器件，就可以得到最后的設(shè)計(jì)結(jié)果。盡管目標(biāo)是硬件，但整個(gè)設(shè)計(jì)和修改過程如同完成軟件設(shè)計(jì)一樣方便和高效。當(dāng)然，這里所謂EDA主要是指數(shù)字系統(tǒng)的自動(dòng)化設(shè)計(jì)，因?yàn)檫@一領(lǐng)域的軟硬件方面的技術(shù)已經(jīng)比較成熟，應(yīng)用的普及程度也已比較高。而模擬電子系統(tǒng)的EDA正在進(jìn)入實(shí)用，其初期的EDA不一定需要硬件描述語言。此外，從應(yīng)用的廣度和深度來說，由于電子信息領(lǐng)域的全面數(shù)字化，基于EDA的數(shù)字系統(tǒng)的設(shè)計(jì)技術(shù)具有更大的應(yīng)用市場和更緊迫的需求性。

EDA的實(shí)現(xiàn)是與PLD技術(shù)的迅速發(fā)展息息相關(guān)的。PLD器件是80年代中后期興起的新型器件，其特點(diǎn)是具有用戶可編程的特性。利用PLD，電子系統(tǒng)設(shè)計(jì)工程師可以在實(shí)驗(yàn)室中設(shè)計(jì)出專用IC，實(shí)現(xiàn)系統(tǒng)的集成，從而大大縮短了產(chǎn)品開發(fā)、上市的時(shí)間，降低了開發(fā)成本。此外，新型的PLD還具有靜態(tài)可重復(fù)編程或在線動(dòng)態(tài)重構(gòu)的特性，使硬件的功能可以像軟件一樣通過編程來修改，不僅使設(shè)計(jì)修改和產(chǎn)品升級(jí)變得十分方便，而且極大地提高了電子系統(tǒng)的靈活性和通用能力。

二、研究思路及目標(biāo)

本設(shè)計(jì)是針對(duì)高等院校電子設(shè)計(jì)競賽的現(xiàn)狀，提出設(shè)計(jì)一種能適應(yīng)現(xiàn)階段電子設(shè)計(jì)競賽的技術(shù)改革思路，該開發(fā)板可最大限度地利用其板載資源，兼顧成本與實(shí)用性，且具有很強(qiáng)的可擴(kuò)展性強(qiáng)， 是一款可以用于電子設(shè)計(jì)競賽，技能抽查，課程設(shè)計(jì)，畢業(yè)設(shè)計(jì)等方面的開放式綜合實(shí)訓(xùn)開發(fā)板。學(xué)生可靈活的利用其板載資源進(jìn)行自由的搭建項(xiàng)目應(yīng)用，改變了電子設(shè)計(jì)競賽使用傳統(tǒng)實(shí)驗(yàn)板由于硬件電路固定而造成的學(xué)生缺乏創(chuàng)新的缺點(diǎn)，進(jìn)而從整體上提高了電子設(shè)計(jì)競賽質(zhì)量。

這個(gè)基于“MCU十FPGA體系結(jié)構(gòu)”的開發(fā)板，電路采用單片機(jī)擔(dān)當(dāng)控制的核心;通過CPLD/FPGA實(shí)現(xiàn)單片機(jī)I/0端口的擴(kuò)展和產(chǎn)生系統(tǒng)所需的各種數(shù)據(jù)和控制信號(hào)。開發(fā)板包括了電子設(shè)計(jì)中常用的模塊電路：數(shù)/模轉(zhuǎn)換模塊、模/數(shù)轉(zhuǎn)換模塊、通用鍵盤和顯示模塊等。同時(shí)編寫與開發(fā)板系統(tǒng)相配套的單片機(jī)子程序文件。

在電子產(chǎn)品設(shè)計(jì)中可以綜合利用可編程邏輯器件和單片微機(jī)的設(shè)計(jì)方法，同時(shí)設(shè)計(jì)出基于二者綜合利用方法的開發(fā)板。這種設(shè)計(jì)可以兼顧通用性和穩(wěn)定性。開發(fā)板包括了電子設(shè)計(jì)中常用的模塊電路：數(shù)/模轉(zhuǎn)換模塊、模/數(shù)轉(zhuǎn)換模塊、通用鍵盤和顯示模塊等，這些模塊通用性比較強(qiáng)，基本可以實(shí)現(xiàn)學(xué)生在競賽中的創(chuàng)新型需求，能夠滿足學(xué)生的設(shè)計(jì)需要;同時(shí)，基于“MCU十FPGA體系結(jié)構(gòu)”的開發(fā)板穩(wěn)定性較強(qiáng)，能夠確保學(xué)生電子大賽作品的穩(wěn)定運(yùn)行。通過對(duì)該裝置各種測試，能驗(yàn)證設(shè)計(jì)的正確性以及系統(tǒng)工作的穩(wěn)定性，這在一定程度上可以確保學(xué)生在設(shè)計(jì)過程中能夠反復(fù)的調(diào)試與修改，確保設(shè)計(jì)成果的高質(zhì)量。

三、擬解決的關(guān)鍵問題及可行性分析

這一思路要解決的問題就是開發(fā)板硬件抗干擾設(shè)計(jì)：通過合理的硬件電路設(shè)計(jì)，可以削弱或抑制絕大部分干擾。本設(shè)計(jì)就是主要從硬件方面進(jìn)行系統(tǒng)的抗干擾設(shè)計(jì)，當(dāng)然，硬件抗干擾和軟件抗干擾也并不是絕對(duì)的，往往要采用“軟硬兼施”的方法。數(shù)字電路信號(hào)電平轉(zhuǎn)換過程中會(huì)產(chǎn)生很大的沖擊電流，并在傳輸線和供用電源內(nèi)阻上產(chǎn)生較大的壓降，形成嚴(yán)重的干擾。為了抑制這種干擾，在電路中要適當(dāng)配置去藕電路來降低其抗干擾。而通過對(duì)復(fù)雜可編程邏輯器件的發(fā)展和應(yīng)用分析表明，F(xiàn)PGA不僅可以解決電子系統(tǒng)小型化、低功耗、高可靠性等問題，而且其具有開發(fā)周期短、開發(fā)軟件投入少等優(yōu)點(diǎn)。隨著芯片價(jià)格不斷降低，F(xiàn)PGA越來越多地取代了ASIC，在小批量、多品種的產(chǎn)品方面，F(xiàn)PGA逐漸成為了首選。

綜上所述，這個(gè)設(shè)計(jì)思路是完全符合高等院校電子大賽開發(fā)板的設(shè)計(jì)需求的，可以兼顧靈活性和穩(wěn)定性的需求，提升學(xué)生的競賽成績。

四、本項(xiàng)目創(chuàng)新點(diǎn)及特色

單片機(jī)和CPLD/FPGA有很強(qiáng)的互補(bǔ)性，而“單片機(jī)+CPLD/FPGA體系結(jié)構(gòu)”則能夠有效地克服單純以單片機(jī)為控制核心和單純以CPLD/FPGA為控制核心的系統(tǒng)的缺點(diǎn)，并且把二者的長處最大程度的地發(fā)揮出來。在基于該體系結(jié)構(gòu)的系統(tǒng)中，單片機(jī)擔(dān)當(dāng)控制的核心，而在CPLD/FPGA中實(shí)現(xiàn)單片機(jī)I/O端口的發(fā)展，產(chǎn)生系統(tǒng)所需的各種數(shù)據(jù)和控制信號(hào)。結(jié)合二者的長處，基于“單片機(jī)+CPLD/FPGA體系結(jié)構(gòu)”的系統(tǒng)具備可靠性高、功耗低、體積小等優(yōu)點(diǎn)。這個(gè)設(shè)計(jì)板和以前的設(shè)計(jì)板雖然有不少共通之處，但是其優(yōu)點(diǎn)卻是明顯的。原來的模板寫簡單的例子基本都沒什么問題，只是要做一個(gè)系統(tǒng)性的東西的時(shí)候就有點(diǎn)束手無策了。例如電子鐘，主程序要如何分別調(diào)用子模塊，以及模塊與模塊之間的連接要如何實(shí)現(xiàn)，對(duì)于之前沒有做過完整工程的學(xué)生來說都是很大的問題。一開始想到的是學(xué)過的一點(diǎn)簡單的單片機(jī)知識(shí)，當(dāng)時(shí)單片機(jī)也是讓做的數(shù)字鐘。像系統(tǒng)時(shí)鐘的分頻問題，單片機(jī)由于位數(shù)的限制是需經(jīng)過多次分頻的，而FPGA分頻可以實(shí)現(xiàn)一次到位。還有就是按鍵功能的實(shí)現(xiàn)以及狀態(tài)機(jī)的設(shè)計(jì)，關(guān)于引腳鎖定的問題，特別是對(duì)于大型的系統(tǒng)性實(shí)驗(yàn)等都可以依托“單片機(jī)+CPLD/FPGA體系結(jié)構(gòu)”的系統(tǒng)來完成。

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