肖斯雨 楊凱 王冠雄 孫澤渝 吳杰

（上海航天電子技術(shù)研究所， 上海， 201109）

由于宇航器搭載的載荷、 傳感器等各類數(shù)據(jù)采集設備在數(shù)量和精度上的巨大提升， 空間電子系統(tǒng)信息流的體量和速率需求迅猛增長， 在滿足宇航電子產(chǎn)品信號傳輸可靠性條件下， 實現(xiàn)10Gbps 量級高速信號傳輸成為星載高速數(shù)據(jù)通信的研究難題。 高速串行技術(shù)克服了并行設計的速度 “瓶頸”， 還節(jié)省了I/O 資源， 使印制板的布線更簡單， 這些特點使其更適用于星載單機資源 有 限、 PCB 尺 寸 限 制 等 環(huán) 境。 GTX （Gigabit Transceiver， 吉比特收發(fā)器） 是一種低功耗的收發(fā)器， 配置靈活， 與FPGA 邏輯聯(lián)系緊密， 可用于實現(xiàn)多種高速串行接口。 目前的GTX 接口線速度有效負載范圍為0.8Gbps~10Gbps， 在協(xié)議支持下可以在2x、 4x、 8x 的模式下運行。 本文研究FPGA 集成的GTX 高速接口的宇航應用， 面向宇航電子產(chǎn)品針對GTX 接口進行電源完整性與信號完整性設計， 以保證宇航高速串行信號傳輸接口的可靠性。

1 GTX 收發(fā)器接口原理

目前常用同步方式有系統(tǒng)同步、 源同步和自同步。 “系統(tǒng)同步” 利用片外的晶振進行同步，由于板間線路的長度不一致， 以及片內(nèi)延遲不一致， 在時鐘速度較高時可能存在較大誤差。 “源同步” 是在發(fā)送數(shù)據(jù)的同時發(fā)送一個時鐘副本，這種設計需要更多的時鐘端口。 “自同步” 將時鐘包含在數(shù)據(jù)流中， 從數(shù)據(jù)流中進行時鐘恢復，不僅端口使用較少， 而且不論是在高速還是低速， 時鐘延遲與數(shù)據(jù)延遲都保持一致， 可以保證采樣的正確性。

GTX 收發(fā)器采用差分信號對數(shù)據(jù)進行傳輸。除了利用差分信號外， GTX 采用自同步技術(shù)來解決時鐘同步問題。 GTX 接口原理框圖如圖1所示。

圖1 GTX 接口原理框圖

將速率為y 的n 位寬并行數(shù)據(jù)轉(zhuǎn)變成速率為n×y 的串行數(shù)據(jù)。

在輸入數(shù)據(jù)發(fā)送之前， 暫時保存數(shù)據(jù)。

將數(shù)據(jù)編碼成適應不同線路的格式。 編碼器通常會消除長的無轉(zhuǎn)變的序列， 同時還可以平衡數(shù)據(jù)中0、 1 的出現(xiàn)次數(shù)。常用的線路編碼機制為8B/10B 編碼。

與并串轉(zhuǎn)換器的功能相反，將速率為n×y 的串行數(shù)據(jù)轉(zhuǎn)變成速率為y 的n 位寬并行數(shù)據(jù)。

修正發(fā)送時鐘和接收時鐘之間的偏差， 同時也可以實現(xiàn)多通道間時鐘歪斜的修正。

將線路上的編碼數(shù)據(jù)分解成原始數(shù)據(jù)。

在接收數(shù)據(jù)被提取之前，暫時保存數(shù)據(jù)。

2 應用場景分析

GTX 是一種Serdes 接口， 基于FPGA 的GTX接口有星載板級、 單機級、 系統(tǒng)級等3 種高速互聯(lián)應用場景。 GTX 接口的通信能力可以覆蓋單板內(nèi)的信號傳輸距離， 單板內(nèi)部具有多個高速運算單元時， 采用高速串行通信GTX 接口實現(xiàn)高速運算單元的高速互聯(lián)架構(gòu)。

單機級的應用為模塊間的GTX 接口高速互聯(lián)， 可以通過兩個Serdes 直連實現(xiàn)， 板間傳輸?shù)膫鬏斁€長度通常不超過0.5m， 5Gbps 的速率仍可保證可以接受的信道損耗。

系統(tǒng)級互聯(lián)通過雙星拓撲網(wǎng)絡實現(xiàn)， 系統(tǒng)內(nèi)各個模塊均引出兩路GTX 配置成的SRIO 接口，分別接入兩個SRIO 交換矩陣， 從而組成雙星型網(wǎng)絡。 系統(tǒng)內(nèi)部各個子模塊在模塊內(nèi)部使用一塊RapidIO 互聯(lián)芯片用于模塊內(nèi)處理單元互聯(lián)； 也可以將模塊內(nèi)處理器直接接入SRIO 交換實現(xiàn)與存儲模塊， 如支持DMA 的計算—存儲模塊、 實時采集模塊 （高速AD）、 DSP 陣列等系統(tǒng)互聯(lián)。

基于單板、 單機、 系統(tǒng)這3 種宇航用應用場景， GTX 接口主要涉及的宇航電子產(chǎn)品應用場景包括： 系統(tǒng)內(nèi)不同單機間有Gbps 速率量級的數(shù)據(jù)傳輸需求， 單機內(nèi)總線需要具備有Gbps 量級的數(shù)據(jù)交換能力， 單機內(nèi)總線需要使用SRIO、PCIE、 SATA、 GbE、 10GbE 等標準化通信協(xié)議，單機內(nèi)部采用網(wǎng)絡交換的拓撲架構(gòu)， 單板內(nèi)部有多個高速運算單元需要互聯(lián)通信。 同時， 針對特定情況需要考慮傳輸路徑對GTX 接口的影響， 3種接口存在應用區(qū)別， 在此主要針對GTX 共性問題進行設計。

3 電路設計

電路設計主要針對GTX 收發(fā)器， 設計接口外圍的電源與時鐘電路， 還包括電源完整性設計、 信號完整性設計、 耦合電容設計。

3.1 供電與參考時鐘設計

GTX 接口的供電標準見表1。 通過對以上軌道的電壓利用計算軟件XPE 中的快速估算功能計算各個電壓軌道的功率， 如圖2 所示。

圖2 GTX 供電軌道功率估算

表1 GTX 供電端口標準

為優(yōu)化GTX 接口性能， 需在MGTV、MGTAV、 MGTAV供電軌道上設置濾波電容，保證供電噪聲小于10mVpp， 噪聲帶寬范圍在10kHz～80MHz 內(nèi)。

對于7 系列FPGA 的GTX， 每個Quad 有2個外部差分參考時鐘源， 因此對每一個Quad 而言， 可以選擇2 個不同的參考時鐘， 每個CHANNEL 接收端和發(fā)送端都可以獨立選擇參考時鐘， 一組時鐘可以給相鄰的2 個Quad 使用。

在時鐘源與GTX 接收端口之間加0.1μF 的AC 耦合電容可以有效減小傳輸線路上的噪聲并降低功耗， 還可以阻隔通路上的直流信號， 能夠為芯片提供理想時鐘源。 同時為減小時鐘抖動， 在PCB 布線階段要避免參考時鐘鏈路上出現(xiàn)阻抗突變， 在信號傳輸路徑上出現(xiàn)過孔、 跨層等阻抗突變時要更改設計或采取特殊工藝降低不良影響。

3.2 信號完整性與電源完整性

與電源完整性相關(guān)的主要因素為電源噪聲，大多數(shù)芯片的正常工作電壓范圍通常在額定值±5%范圍內(nèi)， 而老式的穩(wěn)壓芯片的輸出電壓精度通常是±2.5%， 電源噪聲的峰值幅度不應超過±2.5%。 電源噪聲精度通常受各種制約條件限制， 包括負載情況、 工作溫度等， 因此在電源設計時需考慮留足余量。

以3.3V 供電芯片為例， 若芯片正常工作電壓范圍為3.13V ～3.47V， 穩(wěn)壓芯片標稱輸出3.3V。 安裝到電路板上后， 穩(wěn)壓芯片輸出3.36V。 那么容許電壓變化范圍為3.47V-3.36V=0.11V=110mV。 穩(wěn) 壓 芯 片 輸 出 精 度±1%， 即3.36V×±1%=±33.6mV。 電源噪聲余量為110mV-33.6mV=76.4mV。

為保證邏輯電路能正常工作， 表征電路邏輯狀態(tài)的電平值必須落在一定范圍內(nèi)。 比如對于3.3V 邏輯， 高電平大于2V 為邏輯1， 低電平小于0.8V 為邏輯0。

與信號完整性 （SI） 有關(guān)的因素主要有3類： 反射、 串擾和輻射。 反射是由于傳輸路徑上的阻抗不匹配導致； 串擾是由于線間距導致； 輻射則與高速器件本身以及PCB 設計有關(guān)。 由于GTX 接口的通信鏈路采用了AC 耦合的方式， 因此GTX 接口信號的布線主要的設計因素即為盡量避免傳輸線路徑上出現(xiàn)阻抗突變。 去耦電容設計如圖3 所示。

圖3 去耦電容設計

根據(jù)以上內(nèi)容， PCB 設計時針對電源完整性與信號完整性作出了以下約束。

a） 信號換層時， 不要改變參考層； 信號換層時， 不改變參考層的網(wǎng)絡屬性， 減小過孔本身產(chǎn)生的阻抗變化影響， 減小對信號回流路徑的影響； 信號換層時， 在信號過孔附近增加一個與參考層同屬性的過孔； 若換層前后， 兩層參考層的網(wǎng)路屬性不同， 要求兩參考層相距較近， 減小層間阻抗和返回路徑上的壓降； 當換層的信號較密集時， 附近的地或者電源過孔之間應保持一定距離， 換層信號很多時， 多打幾個對地或者對電源的過孔。

b） 解決串擾的辦法是， 高速信號、 時鐘信號、 其他數(shù)據(jù)信號等間距滿足3W 原則。 3W 原則是指兩相鄰信號線中心距不少于信號線寬度的3 倍， 當設計滿足3W 原則時， 信號線間由互感、 互容產(chǎn)生的互擾可減少70%。

4 性能測試

本部分主要闡述宇航電子產(chǎn)品的GTX 接口性能測試方法， 該項測試需要地測設備的支持，地測設備連接框圖如圖4 所示。

圖4 性能測試實驗框圖

地測設備向被測FPGA 發(fā)送數(shù)據(jù)， 數(shù)據(jù)為測試要求的固定碼型， 并記錄發(fā)送數(shù)據(jù)量； 被測FPGA 內(nèi)部將收發(fā)數(shù)據(jù)總線回環(huán)， 將地測發(fā)送的數(shù)據(jù)接收后全部傳回地測， 待測FPGA 發(fā)送結(jié)束后， 地測對比發(fā)送數(shù)據(jù)與接收數(shù)據(jù)， 進行誤碼比對和數(shù)據(jù)量比對， 得出丟包數(shù)以及數(shù)據(jù)的誤碼率。 并根據(jù)v=2D/t 計算有效數(shù)據(jù)速率v （bps）， 其中， D 為地測發(fā)送數(shù)據(jù)量 （bit）， t為地測開始發(fā)送數(shù)據(jù)到地測收到最后一個數(shù)據(jù)的耗時 （s）。

測量被測單機的有效數(shù)據(jù)速率V， V=V× -β，其中， V為有效數(shù)據(jù)速率 （bps）， V為信道開關(guān)速率 （bps）， 為編碼開銷， β 為測試誤差。

數(shù)據(jù)測試量要求在全速收發(fā)模式下， 收發(fā)每個碼型的時間不小于1 小時。

圖5 信道誤碼率測試結(jié)果圖

圖6 信號完整性結(jié)果圖

根據(jù)測試結(jié)果， GTX 高速傳輸接口眼圖形狀良好， 誤碼率為1e-8， 信號完整性較好， 符合標準規(guī)范。 在耦合電容為5μF， 交換速率3.125Gbps工況下， 信號完整性可以保證。

5 結(jié)論

通過對GTX 高速串行通信接口進行電路設計與信號完整性設計， 分析宇航電子產(chǎn)品的電路設計與應用場景， 并對GTX 高速接口的PCB 設計完成信號完整性及電源完整性2 方面設計優(yōu)化后， 得到的結(jié)果： 在耦合電容為5μF， 數(shù)據(jù)吞吐量1.25Gbps 與5Gbps 條 件 下， 完 成 了4 路3.125Gbps 傳輸速率的信道誤碼率測試， 結(jié)果滿足使用要求， 電源完整性及信號完整性滿足宇航電子產(chǎn)品要求。