吳玉舟,李澤宏,李陸坪,任敏,李肇基

(電子科技大學 電子薄膜與集成器件國家重點實驗室,四川 成都 610054)

單個高能粒子入射到半導體材料中引起集成電路或器件邏輯錯誤、脈沖干擾、甚至設備燒毀的現(xiàn)象稱為單粒子輻射效應。單粒子輻射效應最早發(fā)現(xiàn)于1975年,之后文獻報道的單粒子輻射產生的現(xiàn)象越來越多,包括單粒子燒毀、單粒子柵穿、單粒子翻轉、單粒子擾動、單粒子閉鎖、單粒子瞬間脈沖等。VDMOS 器件中常出現(xiàn)的單粒子現(xiàn)象主要是單粒子燒毀(Single Event Burnout,SEB)和單粒子柵穿(Single Event Gate Rupture,SEGR)。SEB 現(xiàn)象在1986 年被首次報道[1],該現(xiàn)象主要發(fā)生在器件工作于阻斷狀態(tài)。SEGR 現(xiàn)象于1987 年被首次報道[2],該現(xiàn)象會發(fā)生在VDMOS 器件工作的各個狀態(tài),其中器件處于阻斷狀態(tài)時,SEGR發(fā)生的幾率最高。SEB、SEGR 被稱為是器件的硬錯誤,會對VDMOS 器件產生永久性損壞[3-5],因此在空間輻射環(huán)境中應用的半導體器件必須進行抗單粒子輻射加固,以防止器件損毀導致整個電子系統(tǒng)失效[6-13]。

在單粒子輻射過程中,VDMOS 器件的柵結構會存在介于柵氧化層完整(Gate Oxide Integrity,GOI)和SEGR 之間的狀態(tài),即柵氧化層漏電流較大(幾十微安至數(shù)百微安級),但并未被完全損壞,稱之為軟擊穿狀態(tài)[14-16]。原因在于氧化層中存在缺陷能級,載流子在電場作用下由Si-SiO2界面處通過缺陷能級躍遷至柵極形成漏電流。對于單粒子輻射下界面態(tài)缺陷的產生,有諸多文獻對其進行實驗說明,并提出了納米點的概念[17-19]。單粒子輻射后,通過化學刻蝕去除表面SiO2,使用掃描探針顯微鏡可在Si 表面發(fā)現(xiàn)很多凸起的點,命名為納米點。這些納米點在硅MOS 結構和器件中會增加界面態(tài),形成潛在的可靠性風險。此外,在大注量的重離子輻射下,使用透射電子顯微鏡可以看到在Si 和SiO2之間有清晰明顯的薄過渡層[20]。通過測量EDX 能譜,發(fā)現(xiàn)Si ∶O 原子比發(fā)生了變化,這種變化可歸因于Si—O 鍵斷裂后Si 向界面遷移。該氧化層SiOx(1

作者團隊自研的VDMOS 器件在經過單粒子輻射后其柵氧化層出現(xiàn)軟擊穿現(xiàn)象,且首次觀察到在漏極電壓作用下,VDMOS 體二極管的反向I-V曲線發(fā)生蠕變。隨著環(huán)境溫度的降低,I-V曲線發(fā)生蠕變時所需的漏極電壓增大,且從蠕變狀態(tài)到穩(wěn)定所需時間增加。本文將對該現(xiàn)象進行描述和機理解釋,并提出基于界面態(tài)、中性空穴陷阱[21-22],包括空穴激發(fā)、多能級空穴躍遷和俘獲[23-24]、能帶隧穿過程的空穴遷移模型,通過漏極應力實驗和溫度實驗說明了模型的合理性。

1 蠕變現(xiàn)象

1.1 器件結構和輻照實驗

VDMOS 器件結構和工藝由作者所在團隊自主設計,并通過國內6 寸代工平臺采用平面工藝制造,器件剖面結構示意圖如圖1 所示。VDMOS 制造采用后柵氧工藝,首先使用掩膜版通過離子注入和高溫退火分別形成P-body 和N+源區(qū),而后低溫(<1000 ℃)生長柵氧化層,保證柵氧化層質量,降低界面態(tài)。柵氧化層采用干法和濕法的混合方式,厚度為80 nm。VDMOS 器件的版圖和實際制造的芯片表面圖如圖2所示。VDMOS 芯片的面積為6.6 mm × 4.9 mm,使用TO-254 金屬封裝。測試顯示,VDMOS 的閾值電壓典型值為3.5 V,擊穿電壓不低于300 V。

圖1 VDMOS 器件剖面結構示意圖Fig.1 Cross-section diagram of the VDMOS

圖2 (a)VDMOS 器件版圖;(b)VDMOS 芯片表面圖Fig.2 (a) Layout of the VDMOS;(b) Surface image of the VDMOS chip

隨機挑選5 只VDMOS 器件進行單粒子輻射實驗,輻射實驗在中科院近代物理研究所的重離子加速器進行[25-26],輻射粒子為Ta 粒子,能量為1.5 GeV,線性能量傳輸LET 為80 MeV·cm2/mg,輻射粒子的注量率為5000 粒子/(cm2·s),總量為106粒子/cm2。在單粒子輻射過程中,柵極與源極短接,漏極電壓為300 V,保證器件在單粒子輻射時工作在阻斷狀態(tài)。SER 實驗前后,所有器件均使用JUNO DTS-2000 靜態(tài)參數(shù)測試儀進行測試,測試方式為脈沖測試法。

1.2 失效現(xiàn)象和分析

SER 實驗完成后,其中4 只VDMOS 器件靜態(tài)特性,包括擊穿電壓、導通電阻、閾值電壓、柵-源極漏電流和零柵偏漏-源極漏電流均在產品規(guī)格書范圍內,且與輻射前數(shù)據相比無變化。而剩余一只VDMOS 器件的柵-源間漏電流明顯超過最大值(±100 nA),但其擊穿電壓、閾值電壓、導通電阻和零柵偏漏-源極漏電流均正常。若VDMOS 發(fā)生SEB 或(和)SEGR 失效,器件的三端均會短路,而不會是只有某個參數(shù)發(fā)生退化,因此柵-源極漏電流增大與GOI 相關。為進一步探究失效情況,使用晶體管圖示儀DW4822 測試該失效器件,測試采用直流模式。

晶體管圖示儀測試時,漏極浮空,測試柵極和源極之間正反向的漏電流,測試的IGS-VGS曲線如圖3 所示。柵-源極漏電流IGSS和源-柵極漏電流ISGS在電壓遠低于柵氧化層擊穿電壓(>20 V)的情況下顯著增大。除了柵-源極漏電流外,晶體管圖示儀在測試VDMOS體二極管的阻斷特性時發(fā)現(xiàn)IL-VDS曲線蠕變的特殊現(xiàn)象。當柵極浮空,漏-源極電壓(VDS)持續(xù)增大,室溫下當VDS達到35 V時,漏電流開始增大,此時保持VDS不變,IL-VDS曲線開始蠕變,圖4(a)～(f)記錄了IL-VDS曲線在不同時間的位置,并最終在t=6.23 s 時穩(wěn)定,體二極管漏電流為13 μA,形成類似電阻型的曲線,而正常體二極管的阻斷特性與VDMOS 的阻斷特性一致,是一個硬擊穿的曲線圖。

圖3 (a) 柵-源極漏電流IGSS;(b) 源-柵極漏電流ISGSFig.3 (a) Gate-source leakage current IGSS;(b) Source-gate leakage current ISGS

圖4 VDMOS 體二極管反向I-V 曲線蠕變現(xiàn)象: 在VDS增加到35 V 時IL-VDS曲線發(fā)生變化,漏電流隨時間逐漸增大。最終, IL-VDS曲線穩(wěn)定。(a)～(f)顯示了在不同時間點VDMOS 體二極管的IL-VDS曲線圖。(a) t=0 s;(b) t=2.24 s;(c) t=3.68 s;(d) t=4.52 s;(e) t=5.16 s;(f) t=6.23 sFig.4 Walk-in phenomenon of reverse I-V curve of the body diode in the VDMOS. IL-VDS curve begins to walk-in once VDS is increased to 35 V,the leakage current increases gradually with stress time.Finally,the curve stabilizes.(a) -(f) show IL-VDS curves of the body diode in VDMOS at different time.(a) t=0 s;(b) t=2.24 s;(c) t=3.68 s;(d) t=4.52 s;(e) t=5.16 s;(f) t=6.23 s

根據測試結果,器件柵-源極間存在漏電流表明氧化層可能有損傷,這會導致體二極管在阻斷狀態(tài)下產生漏電流。此外,根據VDMOS 器件結構,體二極管P-body/N-Epi 結若存在缺陷也會導致漏電流的產生。對于第二種漏電機制可以通過VDMOS 器件本身的阻斷特性來甄別。VDMOS 器件的阻斷特性由Pbody/N-Epi 結的特性決定,如果該PN 結有損傷缺陷,則VDMOS 器件的阻斷特性也會有類似的蠕變現(xiàn)象。圖5 為VDMOS 器件在不同溫度下阻斷特性的IL-VDS曲線。由圖可知,室溫下VDMOS 的擊穿電壓為410 V,與Juno 靜態(tài)參數(shù)測試儀脈沖法測試結果一致,且器件為硬擊穿,在擊穿前沒有明顯漏電流,且隨著環(huán)境溫度的降低,擊穿電壓降低,驗證了擊穿電壓是正溫度系數(shù),符合PN 結擊穿特性機理。隨著溫度的降低,硅原子晶格振動變弱,載流子的聲子散射減小,導致載流子的平均動能增加,從而增強了碰撞電離過程,使得VDMOS 器件擊穿電壓降低。因此可以排除P-body/N-Epi 結的損傷缺陷原因,確認PN 結在單粒子輻射后依然是完好的。VDMOS 體二極管的漏電流是由PN 結周圍的氧化層中存在的電流通路產生的。

圖5 在不同環(huán)境溫度(TA)下VDMOS 的擊穿電壓。測試條件: 柵源極短接,增大漏極電壓。(a) TA=294 K;(b) TA=273 K;(c) TA=248 K;(d) TA=233 KFig.5 Breakdown characteristics of the VDMOS at various ambient temperature (TA).Test condition: gate-source shorted and drain voltage increased.(a) TA=294 K;(b) TA=273 K;(c) TA=248 K;(d) TA=233 K

為了進一步探究VDMOS 體二極管I-V曲線蠕變現(xiàn)象,對單粒子輻射后VDMOS 體二極管的漏電流產生機制提出空穴遷移模型,并通過輔助實驗驗證。

2 空穴遷移模型

通過測量VDMOS 的擊穿特性,排除了PN 結中存在缺陷的可能性。所以氧化層缺陷是漏電流產生的源頭,而氧化層中漏電流是由載流子通過缺陷能級的躍遷產生的[14-16]。

單粒子輻射時,高能粒子轟擊VDMOS 將與硅、氧原子以及其他雜質原子(如C、Mg)碰撞,產生核阻止和電子阻止。電子阻止會使得高能粒子在VDMOS器件中的入射徑跡上產生大量電子空穴對,在漏極電壓作用下,載流子相互復合和抽取過程使得器件漏源極間形成瞬時浪涌電流。若該電流導致VDMOS 寄生的NPN 管開啟,便會使器件進入閂鎖狀態(tài)而發(fā)生SEB現(xiàn)象。同時,漏極電壓會使VDMOS 器件中產生的電子空穴對分離,空穴會在柵氧化層下聚集。若積累的空穴在柵氧化層中產生的電場超過氧化層的臨界電場,則會發(fā)生SEGR 現(xiàn)象。而由前述測試可知器件未被燒毀,也未發(fā)生完全的柵氧化層破壞。因此電子阻止不是該失效VDMOS 器件產生漏電流的原因。

核阻止會在硅半導體和氧化物中產生空位、陷阱等缺陷。在硅半導體材料和氧化層中,晶格原子的位移閾值為10～25 eV,高能粒子入射產生的核阻止使晶格原子在高能粒子入射方向上發(fā)生位移,形成空位缺陷。由于入射粒子能量較大,其在入射方向上會使得一系列晶格原子產生位移,同時入射的高能粒子與位移原子會產生非彈性碰撞,非彈性碰撞的位移原子沿不同方向移動并繼續(xù)碰撞晶格原子產生空位,從而使得高能粒子在其入射路徑上產生空位團簇陷阱。高能粒子在穿越Si-SiO2界面能輕易破壞Si—O鍵,形成Si懸掛鍵,增加了Si-SiO2界面處的界面態(tài)密度。SiO2中一些缺陷可以捕獲空穴可稱為中性空穴陷阱。同時高能粒子在硅片中的非彈性碰撞會導致部分Si 原子反彈到Si-SiO2界面形成納米點,這便導致更大的界面態(tài)[17-20]。因此,本文提出了一種基于界面態(tài)、中性空穴陷阱,包括空穴激發(fā)、空穴多級俘獲和能帶隧穿機制的空穴遷移模型用以說明VDMOS 體二極管I-V曲線的蠕變。空穴遷移產生漏電流的過程如圖6(a)所示,可將整個遷移過程分為三個階段,分別如圖6(b)、6(c)和6(d)所示。

圖6 空穴遷移模型。(a) 空穴遷移過程;(b) 階段Ⅰ: 空穴激活;(c) 階段Ⅱ: 空穴躍遷;(d) 階段Ⅲ: 空穴隧穿Fig.6 Hole migration model.(a) Hole migration process;(b) Process Ⅰ: hole exciting;(c) Process Ⅱ: hole transition;(d) Process Ⅲ: hole tunneling

階段Ⅰ: 空穴激發(fā)。漏極加壓時,Si-SiO2界面處空穴獲得能量,隨著VDS的增大,當空穴獲得的能量大于其自身的激活能(EA)時,空穴被激發(fā)從界面處躍遷至SiO2層中的中性空穴陷阱;

階段Ⅱ: 空穴多級躍遷和俘獲。漏極電壓VDS在氧化層中產生的電場使得空穴在氧化層中沿著電場方向在中性空穴陷阱之間躍遷;

階段Ⅲ: 空穴隧穿?？昭ㄍㄟ^電場積累的能量在金屬源極與氧化層界面處產生隧穿,形成VDMOS 體二極管的漏電流。

空穴本身具有動能(EK)和勢能(EP),并能通過外加電場獲得能量(EF)。當EK+EP+EF>EA,空穴發(fā)生躍遷?？昭ň哂械膭幽芎铜h(huán)境溫度相關,勢能和缺陷能級位置有關。因此根據空穴遷移的過程,可以得到單粒子輻射下VDMOS 體二極管反向漏電流的表達式:

式中:K是損傷系數(shù);NT(LET,TOX,EOX(VDS))是單粒子輻射下氧化層中的中性空穴陷阱密度,它與線性能量轉移(LET)、氧化層厚度(TOX)和單粒子輻射時漏極電壓VDS在氧化層中產生的電場(EOX(VDS))有關;LOX是氧化層的寬度;τin(EOX⊥(VDS),TA)和τtun(EOX‖(VDS),TA)分別表示空穴從Si-SiO2界面躍遷進入柵氧化層和從柵氧化層中隧穿至金屬源極所需的時間;是空穴穿越氧化層所需的總時間,它與空穴遷移率(μp)、漏極電壓在氧化層中產生的橫向電場(EOX‖(VDS))、空穴壽命(τp)、空穴的橫向位置(Lx)有關。上述三個時間參數(shù)代表了空穴遷移的三個物理過程,它們均受環(huán)境溫度(TA)和漏極電壓(VDS)的影響。

3 實驗驗證

通過分析空穴遷移的過程,影響空穴躍遷的關鍵外部條件是所加漏極電壓在硅半導體和氧化層中產生的電場和環(huán)境溫度。漏極電壓和環(huán)境溫度決定了空穴躍遷的總量和遷移速率。單粒子輻射在氧化層中形成缺陷,而缺陷密度決定了可俘獲的空穴數(shù)量的上限。此外,在漏極電壓和環(huán)境溫度一定時,可以被激發(fā)的空穴總量是有限的,這使得蠕變的I-V曲線最終穩(wěn)定。因此,為了驗證上述空穴遷移模型的合理性,設計了溫度實驗和漏極電壓應力實驗,通過測試VDMOS 體二極管漏電流(IL)值和IL-VDS曲線開始產生蠕變時的漏極電壓(VK)值的變化以及達到一定漏電流值所用應力時間(t)來分析說明。

圖7 為在不同環(huán)境溫度(TA)下,失效的VDMOS器件體二極管發(fā)生蠕變后最終穩(wěn)定時的IL-VDS曲線。測試條件為: VDMOS 柵極浮空,在漏極緩慢增大VDS,在器件開始發(fā)生蠕變時停止加壓,曲線穩(wěn)定后獲得如圖7(a)～(c)圖形。由測試圖形可知,隨著環(huán)境溫度的降低,發(fā)生蠕變時的電壓值(VK)單調增大,分別為35,80 和400 V。當環(huán)境溫度降低,空穴激活能增大,空穴需要從漏極電壓產生的電場中積累更多能量才能形成躍遷。因此,可以預見當環(huán)境溫度足夠低時,空穴躍遷所需要的漏極電壓將大于VDMOS 器件本身的擊穿電壓,此時PN 結將首先發(fā)生雪崩擊穿,體二極管的IL-VDS曲線將不會產生蠕變。

圖7 在不同環(huán)境溫度(TA)下VDMOS 體二極管反向I-V 曲線開始蠕變時的轉折電壓(VK)的變化圖。(a) TA=294 K;(b) TA=273 K;(c) TA=248 KFig.7 Variation diagrams of the knee voltage (VK) when the I-V curve of the body diode in the VDMOS begins to walk-in at various ambient temperatures (TA).Test condition: gate-source shorted and drain voltage increased.(a) TA=294 K;(b) TA=273 K;(c) TA=248 K

圖8 展示了在恒定的漏極電壓VDS=50 V下,體二極管的反向漏電流(IL)隨環(huán)境溫度(TA)變化的曲線圖?？梢钥闯?低溫下的dIL/dt遠小于常溫下的dIL/dt。在低溫下,VDMOS 體二極管反向漏電流達到指定電流值所需的應力時間比在相對更高溫度下更長。如圖8 所示,在273 K 和240 K 時達到4 μA 的漏電流的時間消耗(t)分別為11.1 s 和180 s。此外,低溫下,IL-VDS曲線蠕變后最終穩(wěn)定的漏電流值隨著環(huán)境溫度的降低而減小。如圖,在294 K 和240 K時,蠕變曲線穩(wěn)定后最大漏電流分別為20 μA 和4 μA。在較低的環(huán)境溫度下,空穴激活能增大,在同樣的漏極電壓下,被激發(fā)的空穴總量越少,空穴遷移產生的漏電流也越小。而環(huán)境溫度越高,激活能越低,空穴在氧化層中可迅速地穿越,可更快地形成漏電流,同時依據式(1),更快的氧化層穿越速率會形成更大的漏電流。

圖8 在VDS=50 V時,VDMOS 體二極管漏電流(IL)在不同環(huán)境溫度(TA)下隨時間(t)的變化曲線Fig.8 The leakage current(TL) of the body diode in the VDMOS varies with stress time (t) when VDS=50 V at various ambient temperatures (TA)

圖9 展示了在室溫TA=294 K下,體二極管的反向漏電流(IL)隨漏極電壓(VDS)變化的曲線圖?？梢钥闯?隨著漏極電壓的增大,漏電流變化率dIL/dt也隨之增大,且IL-VDS曲線蠕變后最終的漏電流值同樣增大。更大的漏極電壓VDS,意味著半導體和氧化層中更大的電場強度,空穴可以獲得更多能量而被激發(fā),更多被激發(fā)的空穴在更高的電場下形成更大的漏電流。同時更強的電場強度也加快了受激發(fā)的空穴的遷移速率(ν=μp·E),使得漏電流更快形成。

圖9 在TA=294 K時,VDMOS 體二極管漏電流(IL)在不同漏極電壓(VDS)下隨時間的變化曲線Fig.9 The leakage current (IL) of the body diode in the VDMOS varies with stress time (t) when TA=294 K at various drain voltages (VDS)

4 結論

VDMOS 體二極管的反向I-V曲線發(fā)生蠕變現(xiàn)象在實驗中首次被發(fā)現(xiàn),本文對I-V曲線蠕變的現(xiàn)象進行了研究分析。引起反向漏電流的原因是單粒子轟擊在氧化層中帶來晶格損傷和價鍵斷裂,產生諸多缺陷,給載流子躍遷提供了電流通道。為解釋反向漏電流的形成機制,提出了基于界面態(tài)、中性空穴陷阱,包括空穴激發(fā)、空穴多級俘獲和能帶隧穿機制的空穴遷移模型。設計并實施了環(huán)境溫度實驗和漏極電壓應力實驗以觀察體二極管漏電流的變化情況。通過實驗可以驗證,空穴受激發(fā)的總量與環(huán)境溫度相關,影響最終漏電流形成的速度以及漏電流值的大小。且可以預見在足夠低的環(huán)境溫度下,可以消除體二極管反向I-V曲線的蠕變現(xiàn)象。漏極電壓的不同改變了半導體和氧化層中的電場,導致空穴獲得的能量有差別,更高的漏極電壓可以激發(fā)更多界面空穴,并加快空穴的遷移速率,從而使得漏電流更快產生,同時導致更大的漏電流。實驗測試現(xiàn)象可以通過單粒子輻射下體二極管漏電流的表達式來解釋,證明空穴遷移模型和漏電流表達式的合理性。這為功率器件在單粒子輻射后有關漏電流失效問題的解決提供了可靠的模型方案。