李志剛，陳輝，劉鵬，武繼剛

（廣東工業(yè)大學 計算機學院，廣州 510006）

0 概述

傳統(tǒng)的馮諾依曼體系結構分別在存儲器和中央處理單元進行數據存儲和計算。因此，物理上分離的存儲器與中央處理單元之間需要進行頻繁的數據通信，導致性能開銷和能耗增加。為提高計算機性能，研究人員探索利用新型非易失性納米器件構建“非馮諾依曼”架構的新領域［1-2］。憶阻器具有存算一體、尺寸小、低功耗等多種特性［3］，成為“非馮諾依曼”架構的關鍵器件［4］。近年來，基于憶阻器的數字邏輯電路設計被廣泛應用于人工神經網絡以及通信電路設計等領域。但關于憶阻乘法器的研究多數通過傳統(tǒng)的部分乘積算法來實現，存在串行化進位比特問題，導致延時和面積開銷增大。

為解決該問題，本文提出一種弱進位依賴的憶阻乘法器，通過對乘法運算中的進位比特進行拆解，減弱計算過程中的進位依賴，使得加法操作并行化，最終實現在線性時間內的憶阻乘法器。利用互補電阻開關（Complementary Resistive Switch，CRS）的讀出操作破壞所存儲邏輯狀態(tài)的特性，設計一種基于憶阻器的部分乘積運算方式，為實現憶阻乘法器奠定基礎。通過對傳統(tǒng)的TC 加法器和PC 加法器進行優(yōu)化，減少加法運算的延時和面積開銷。提出一種基于互補電阻開關的可并行實現的乘法運算方案，并將其映射到混合CMOS/crossbar 陣列結構之中，優(yōu)化憶阻乘法器的延時和面積開銷。

1 相關工作

憶阻器被廣泛應用在數字邏輯設計領域中。趙毅等基于互補電阻開關提出一種可重構的憶阻器邏輯設計方法，實現了與、或、非蘊含以及異或四種基本邏輯門，并設計2-1 和4-1 多路復用器電路［5］。2-1 多路復用器需要3個憶阻器通過2個步驟實現。4-1多路復用器需要6個憶阻器通過5個步驟實現。李志剛等［6］在擇多-非-圖的基礎上，利用憶阻器設計延時優(yōu)化和面積優(yōu)化加法器。延時優(yōu)化的一位加法器需要4 個憶阻器通過4 個步驟實現。面積優(yōu)化的一位加法器需要3 個憶阻器通過5 個步驟實現。SIEMON 等［7］從不同的優(yōu)化角度，利用互補電阻開關設計TC 加法器和PC 加法器。針對面積開銷性能，N位TC 加法器利用N+2 個存儲單元通過4N+5 個步驟實現。針對延時開銷性能，N位PC 加法器利用2（N+1）個存儲單元并通過2（N+1）+2 個步驟實現。

在傳統(tǒng)的二進制乘法器中，乘法運算可分為部分乘積計算、部分乘積位移以及部分乘積累加共3 個步驟［8］。HAJ-ALI 等根據不同的 功能將憶阻交叉陣列中的一行存儲單元劃分為多個區(qū)域，并利用TALATI 等［9］提出的加法器實現乘法運算［8］。該乘法器可以在一行或一列中進行并行運算。而乘法運算的方式仍然采用部分乘積算法，導致單次乘法運算的延時增長。IMANI 等［10］提出一種快速加法器和近似計算存內架構，該架構利用所提的快速加法器，以降低一定的精度為前提來加快乘法器的運算速度。TAHERINEJAD 等［11］提出的半串行加法器結構。RADAKOVITS 等［12］利用文獻［11］所提的半串行加法器結構進行半串行乘法的運算。對于N位乘法運算，該乘法器將2N-1 比特的半串行加法器電路構建「n/2次。在半串行加法器之間并行計算兩個部分乘積，并進行「lbn次并行加法以實現乘法運算。ALAM 等設計的乘法器依賴于確定性隨機計算算法。該算法將乘數和被乘數轉換成特定的二進制比特流，并利用時鐘分頻技術對二進制比特流進行邏輯與運算來完成乘法操作［13］。該算法利用3×22n個存儲單元通過3 個步驟來實現。WANG 等在擇多-非-圖的基礎上設計一種利用3 個憶阻器通過4 個步驟實現的全加器，在此基礎上，進一步利用Wallace樹實現一種4 bit 乘法器。該乘法器需要51 個憶阻器并通過64 個步驟完成運算［14］。GUCKERT 等在實質蘊涵操作［15］和MAD（Memristors-as-Drivers）邏輯門［16］基礎上，采用憶阻器和傳統(tǒng)CMOS 管相結合的方式分別實現了兩種憶阻乘法器［17］，并與傳統(tǒng)的CMOS 乘法器相比，兩種憶阻乘法器在延時和面積開銷方面均有所優(yōu)化。HAI 等［18］將數字量與模擬量相混合，設計一種用于支持矩陣乘法操作的浮點乘法器，以加快卷積神經網絡的訓練速度。

上述所實現的乘法操作大多是在加法器的基礎上采用傳統(tǒng)的部分乘積算法實現。而在傳統(tǒng)的部分乘積算法中，乘法運算過程中的多個進位比特處于不同的時鐘周期，并且在同一時鐘周期僅利用一位進位比特。因此，現有的憶阻乘法器存在串行化加法操作，導致延時和面積開銷增大。

2 憶阻器與互補電阻開關

憶阻器是具有可變電阻的雙端無源器件。憶阻器的電阻值取決于兩端施加的電壓。憶阻器與互補電阻開關的電路結構及伏安特性曲線如圖1 所示。憶阻器的器件符號和伏安特性曲線如圖1（a）所示。在憶阻器兩端施加正電壓Vreset時，憶阻器的阻值狀態(tài)會切換為高電阻狀態(tài)（High Resistance State，HRS），此時對應的電阻值為Roff，表示的邏輯狀態(tài)為邏輯0。在憶阻器兩端施加負電壓Vset時，憶阻器的阻值狀態(tài)會切換為低電阻狀態(tài)（Low Resistance State，LRS），對應電阻值為Ron，表示的邏輯狀態(tài)為邏輯1［19］。憶阻器具有尺寸小、運算速度快、非易失性等特點，一般采用交叉陣列的形式構建。但無源憶阻交叉陣列存在漏電流問題，導致數據讀取錯誤［9］。

圖1 憶阻器與互補電阻開關的電路結構及伏安特性曲線Fig.1 Circuit structure and volt ampere characteristic curves of memristor and complementary resistive switch

為解決無源憶阻交叉陣列中漏電流的問題，LINN 等提出CRS 結構［20］。CRS 的電路結構和伏安特性曲線如圖1（b）所示。憶阻器M1和憶阻器M2的阻值狀態(tài)組合表示CRS 的邏輯狀態(tài)。LRS/HRS 阻值狀態(tài)和施加在CRS 兩端的高電壓Vth1=max｛2|Vset|，2Vreset｝表示邏輯狀態(tài)1，HRS/LRS 或接地表示邏輯狀態(tài)0。在CRS 兩端施加Vth1=max｛2|Vset|，2Vreset｝的正電壓時，CRS 的阻值狀態(tài)將切換為LRS/HRS。在CRS兩端施加Vth4=min｛-2|Vset|，-2Vreset｝的負電壓時，CRS的阻值狀態(tài)將切換為HRS/LRS。在CRS 兩端施加的電壓在Vth2～Vth3之間時，CRS 的阻值狀態(tài)不 會改變。

當CRS 處于穩(wěn)定的邏輯狀態(tài)時，電阻值總為高阻，施加幅值較小的憶阻器讀出電壓，無法區(qū)分所存儲的邏輯值。因此，CRS 的讀出操作是在字線（Word Line，WL）端施加大于Vth1的電壓信號，同時以位線（Bit Line，BL）端接地的方式實現。從圖1（b）可以看出，在CRS 兩端施加大于Vth1的電壓信號時，若在輸出中檢測到電流脈沖，則表示該CRS 的阻值狀態(tài)為HRS/LRS，即邏輯0。若在電流輸出中無法檢測到電流脈沖，則表明CRS 的阻值狀態(tài)為LRS/HRS，即邏輯1。在此讀出過程中，CRS 的阻值狀態(tài)會被置為邏輯1，所存儲的邏輯值有可能被破壞［7］。

CRS 的邏輯轉換機制由有限狀態(tài)機表示。CRS有限狀態(tài)機示意圖如圖2 所示。

圖2 互補電阻開關有限狀態(tài)機示意圖Fig.2 Schematic diagram of finite state machine of complementary resistive switch

CRS 的邏輯表達如式（1）所示：

其中：w和b分別為連接CRS 字線和位線的電壓信號所對應的邏輯變量；Z′和Z分別為施加電壓信號前和施加電壓信號后的邏輯狀態(tài)；RIMP 和NIMP 分別為實質蘊含邏輯的求逆和取反。RIMP 和NIMP 的邏輯表達［21］如式（2）和式（3）所示：

LINN 等進一步利用CRS 實現了14 種基本邏輯［21］。由CRS 的邏輯表達式可知，當w為邏輯1，b為邏輯0 時，CRS 的邏輯狀態(tài)將被置為邏輯1，實現了TRUE 邏輯操作：

將CRS 置為邏輯狀態(tài)1 后，令w為邏輯q，b為邏輯1，其邏輯狀態(tài)將被置為邏輯q：

將CRS 置為邏輯狀態(tài)0 后，通過將w設置為邏輯1，b設置為邏輯，也可實現置q邏輯操作：

BREUER 等［22］通過簡化加法器公式實現基于互補電阻開關的全加器。全加器表示如式（7）～式（9）所示：

其中：a、b和Ci為一位全加器的輸入；和Si分別為中間和最終求和輸出值；Ci+1為進位輸出值。

3 乘法器設計

本文針對延時開銷和面積開銷，在TC 加法器和PC 加法器優(yōu)化方案基礎上，利用CRS 構建乘法器電路，并將其映射到混合CMOS/crossbar 結構中?；旌螩MOS/crossbar 結構如圖3 所示。該結構由多個陣列和一個控制單元組成?？刂茊卧糜趨f(xié)調每個陣列并將信號尋址到特定的字線和位線。

圖3 混合CMOS/crossbar 結構Fig.3 Structure of hybrid CMOS/crossbar

3.1 加法器優(yōu)化

加法器是乘法器運算過程中必不可少的一部分。加法器的優(yōu)化有利于降低乘法器的延時開銷和面積開銷。在傳統(tǒng)的TC 加法器和PC 加法器中，包括最高輸出位在內的所有結果均在Ci+1和的基礎上運算得到。然而，加法器的最高輸出位運算結果本質上是進位比特，其運算過程并不需要計算，只計算Ci+1。因此，本文通過簡化最高輸出位的運算步驟來優(yōu)化TC 加法器和PC 加法器。

優(yōu)化后的一位TC 加法器的電路結構如圖4 所示，其中A0（1）表示在陣列0 中的第1 個存儲單元。優(yōu)化后的一位TC 加法器的實現步驟如表1 所示。

圖4 優(yōu)化后一位TC 加法器電路結構Fig.4 The circuit structure of optimized 1-bit TC adder

表1 優(yōu)化的一位TC 加法器實現步驟Table 1 Implementation steps of optimized 1-bit TC adder

從表1 可以看出，優(yōu)化后的TC 加法器的實現步驟主要有初始化操作、C0的計算、C1和的計算、讀出操作以及最終S0的運算。由式（4）可知，在初始化操作中，將代表邏輯1 的高電壓信號Vth1施加在WL0上，同時將BL0-2三個端口接地，A0（0）、A0（1）、A0（2）三個CRS 被置為邏輯1。為了將C0寫入到A0（0）、A0（1）、A0（2）中，根據式（5）可知，表示C0和邏輯1 的電壓被分別施加在WL0和BL0-2上。根據式（1）和式（8）可知，在WL0和BL1上分別施加與邏輯a和邏輯b對應的電壓值，運算結果將以阻值的形式存儲在A0（1）中。同時，根據式（1）和式（7）可知，在WL0上施加與邏輯a對應的電壓信號基礎上，BL0和BL2上施加與邏輯對應的電壓值，得到兩個邏輯運算結果C1，并分別存儲于A0（0）和A0（2）中。其中存儲于A0（0）中的C1作為最終運算結果保存，而存儲于A0（2）中的C1則作為步驟5的輸入。為了利用A0（2）中的C1，讀出操作將讀出C1的阻值。在S0的運算過程中，根據式（9），在WL0和BL1上分別施加與邏輯b和邏輯C1對應的電壓信號，得到邏輯運算結果S0并存儲于A0（1）中。至此，優(yōu)化后的一位TC 加法器完成加法操作，C1和S0的邏輯值存儲 在A0（0）和A0（1）中。

優(yōu)化后的一位PC 加法器的電路結構和實現步驟分別如圖5 和表2 所示。PC 加法器的前三個步驟與TC 加法器相似，唯一不同之處在于PC 加法器采用兩個陣列，需要在兩個WL 端施加對應的電壓值。PC 加法器最關鍵之處在于其步驟4 利用兩個陣列的并行性來同時完成C1的讀出操作和S0的運算，減少了一個執(zhí)行步驟。

圖5 優(yōu)化后一位PC 加法器電路結構Fig.5 The circuit structure of optimized 1-bit PC adder

表2 優(yōu)化的一位PC 加法器實現步驟Table 2 Implementation steps of optimized 1-bit PC adder

3.2 乘法器

N位乘法運算產生2N位的運算結果，其中包含了大量的加法運算。如何優(yōu)化乘法運算的加法過程尤為重要。在傳統(tǒng)的乘法計算過程中，只有完成低位的加法運算后，才能產生相應的進位比特并開始高位的加法運算過程，極大地限制了計算速度。為了提高乘法運算中加法的并行性，本文基于優(yōu)化的TC 加法器和PC 加法器，提出一種弱進位依賴性乘法器。該乘法器基于混合CMOS/crossbar 結構的并行能力實現N位乘法運算。

在乘法運算中首要步驟是計算部分乘積。部分乘積由兩比特的“與”邏輯運算得到。“與”邏輯是利用一個CRS 通過3 個步驟實現。部分乘積計算的實現步驟如表3 所示。

表3 部分乘積計算的實現步驟Table 3 Implementation steps of partial product calculation

首先，在WL 和BL 上分別施加與邏輯1 和邏輯0對應的電壓信號，CRS 被初始化為邏輯1；其次，在WL 和BL 上分別施加與邏輯p和邏輯1 對應的電壓信號，CRS 被置為邏輯p；最后，在WL 和BL 上分別施加與邏輯q和邏輯1 對應的電壓信號，得到pq運算結果并存儲于CRS 中。

乘法運算的后續(xù)步驟是對部分乘積進行加法運算。與傳統(tǒng)乘法運算不同，本文采用分解一位進位比特為多位進位比特求和的方式來減弱乘法運算過程中的數據依賴性，使乘法運算中的加法運算過程得以并行化，加快乘法運算速度。圖6 所示為二位乘法運算的進位比特分解過程以及對應的數據依賴圖。圓圈表示一個三輸入和二輸出的加法器。指向加法器的箭頭表示加法器所需的輸入值，由加法器指出的箭頭表示加法器的輸出值。

圖6 二位乘法器數據依賴圖Fig.6 The data dependency graph of 2-bit multiplier

從圖6（b）可以看出，在完成部分乘積運算后，二位乘法器的弱化數據依賴圖共有三層運算過程，包含了兩層并行加法運算（L1 和L2）以及一層串行加法運算（L3）。在L3 中的兩個加法器之間由于存在C4的進位依賴，因此必須串行實現。此外，每一層并行計算得到的中間計算結果用于下一層的計算。經過L1 層和L2 層的并行加法后將得到二位乘法運算結果的低2 位P0和P1。L3 層的串行加法運算將得到乘法運算結果的高2 位P2和P3。

本文采用混合CMOS/crossbar 結構實現所提的弱進位依賴性乘法器。二位乘法器的電路結構如圖7 所示。

圖7 二位乘法器電路結構Fig.7 The circuit structure of 2-bit multiplier

從圖7 可以看出，A0（0-2）和A1（0-2）表示用于運算加法的計算陣列，au_A（0-4）表示用于存儲運算結果的輔助陣列。對于二位乘法器，每個計算陣列利用3 個CRS 來執(zhí)行一位加法器，輔助陣列采用5 個CRS 來存儲臨時和最終的運算結果。

二位乘法器的流程圖和具體執(zhí)行步驟分別如圖8 和表4 所示。

表4 二位乘法器實現步驟Table 4 Implementation steps of 2-bit multiplier

圖8 二位乘法器實現流程Fig.8 Implementation procedure of 2-bit multiplier

步驟1 是初始化操作，將表示邏輯1 的電壓信號施加在WL0-1上，BL00-02以及BL10-12接地，實現了A0（0-2）和A1（0-2）的置1 操作。同時，為了完成au_A（0-4）的置0 操作，外圍電路將與邏輯1 對應的電壓信號施加在BL20-24上，WL2接地。步驟2 和步驟3 是在BL00-02與BL10-12端口均施加代表邏輯1 的高電壓，但在步驟2中WL0-1施加代表X0的電壓值，而在步驟3 中，WL0和WL1上分別施加代表Y1和Y0的電壓值。當步驟3 完成后，得到兩個部分乘積X0Y1和X0Y0并分別存儲于A0（0-2）以及A1（0-2）中。

由于本文提出的優(yōu)化TC 加法器和乘法運算過程中的加法操作均可以并行實現，因此步驟4～步驟6 利用優(yōu)化TC 加法器進行L1 層的并行加法。為進行L2 層的并行加法運算，步驟7 在WL0-2上施加與邏輯1 對應的電壓信號，同時將BL00-01以及BL10-11接地，讀出上一個步驟中的運算結果，其中包含結果P0，并進一步利用反相器在BL24上施加邏輯對應的電壓信號，將P0以阻值形式重新寫入au_A（4）中。

步驟8～步驟13 利用優(yōu)化TC 加法器完成L2 層的并行加法運算，以得到邏輯運算結果P1并存儲于au_A（3）中。為了復用存儲單元，需要A0（0-2）和A1（0-2）初始化為邏輯0，因此，在步驟14 中將表示邏輯1 的電壓信號施加在BL00-02以及BL10-12上，WL0-1接地。步驟15～步驟18 則利用優(yōu)化的PC 加法器進行串行加法運算，最終得到邏輯運算結果P2和P3。步驟19 是在WL0-2上施加與邏輯1 對應的電壓信號，同時將BL00-01以及BL10-11接地，讀出P2和P3并將其以電壓形式施加到BL21-22上，最終以阻值形式分別存儲于au_A（1-2）中。

N位乘法運算的數據依賴圖如圖9 所示，其執(zhí)行步驟可由二位乘法運算的步驟擴展得到。在N位乘法運算中，每層并行加法產生2N-1 位中間計算結果和一位最終乘法運算結果。為了在不同層之間重用存儲單元，本文分別采用優(yōu)化的TC 加法器和優(yōu)化的PC 加法器進行乘法器中的并行加法運算和串行加法運算。因此，每一層的并行加法需要3N個存儲單元，串行加法需要2N+1 個存儲單元。

圖9 N 位乘法運算的數據依賴圖Fig.9 The data dependency graph of N-bit multiplier

第一層的并行操作需要7 個步驟，其中包含步驟1～步驟3 的部分乘積計算，步驟4～步驟6 的TC 加法器以及步驟7 的讀寫操作。由于CRS 的讀出操作會將其邏輯狀態(tài)重置為邏輯1，因此省略了在后續(xù)部分乘積運算中的第一步初始化步驟。N位乘法器的并行加法運算需要6N+1 個步驟。在N位乘法器中采用優(yōu)化的PC加法器實現的串行加法器需要2N+2個步驟。因此，本文所提的N位弱進位依賴性乘法器需要8N+3 個步驟。此外，所需存儲單元的數量將由計算陣列中的存儲單元和輔助單元的總和決定。

本文所提的乘法器能夠有效提升延時和面積開銷性能，其原因為圖6 中乘法運算方案的并行性。本文對乘法運算過程中的進位比特進行分解，減弱了進位依賴性，通過混合CMOS/crossbar 陣列結構的分陣列形式并行實現乘法運算過程中的串行加法操作，執(zhí)行N個一位加法操作僅需要一位TC 加法器，極大地優(yōu)化了乘法器的延時開銷。此外，本文分別采用一位TC 加法器和N位PC 加法器作為乘法運算過程中的并行和串行加法器，減少額外的存儲空間，在每層加法運算過程中的CRS 均可以復用，進一步減少面積開銷。

4 仿真

研究人員提出多種憶阻器模型，包括Simmons隧道勢壘模型［23］、非線性離子漂移模型［24］、閾值自適應憶阻器模型（TEAM）［25］、電壓閾值自適應憶阻器模型（VTEAM）［26］等。VTEAM 具有簡單、通用、靈活的特點。因此，本文選擇VTEAM 模型進行仿真。VTEAM 模型的相關參數參考文獻［26］，具體如下：Voff=0.5 V，Von=-0.5 V，Roff=2.5 kΩ，Ron=100 Ω，koff=4.03×10-8m/s，kon=-80m/s，aoff=1，aon=3，其中Voff和Von為憶阻器的閾值電壓，Roff和Ron為憶阻器的高阻和低阻，koff、kon、aoff以及aon為VTEAM 模型擬合Pt-Hf-Ti憶阻器實體器件后的常量參數。在此參數下VTEAM 模型與Pt-Hf-Ti 實體器件相擬合后的伏安特性曲線可參考文獻［26］。

本文利用CRS 的與邏輯實現了部分乘積。圖10 所示為所有一位輸入組合下部分乘積計算的仿真結果?？v坐標表示憶阻器阻值。10 ns 為一個時鐘周期。從 圖10 可以看出：當q=1、p=1 時，M1與M2的阻值狀態(tài)分別為LRS 和HRS，代表輸出邏輯1；對于其他輸入情況，M1與M2的最終阻值狀態(tài)分別為HRS 和LRS，代表輸出邏輯0，與理論分析相符。

圖10 部分乘積運算的仿真結果Fig.10 Simulation results of partial product operation

圖11 所示為在a=0、b=1、Ci=1 情況下優(yōu)化的TC加法器的仿真結果。從圖11 可以看出，TC 加法器仿真 結果 中A0（0）和A0（1）最終的阻值狀態(tài)分別為LRS/HRS 和HRS/LRS，代表運算結果為10。

圖11 一位TC 加法器的仿真結果Fig.11 Simulation results of 1-bit TC adder

圖12 所示為在a=00、b=11、Ci=01 輸入情況下優(yōu)化的PC加法器的仿真結果。PC加法器仿真結果中A0（0）、A0（1）、A0（2）最終的阻值狀態(tài)分別為LRS/HRS、HRS/LRS、HRS/LRS，表示最終運算結果為100。兩種加法器的仿真結果均與理論預期相符。

圖12 二位PC 加法器的仿真結果Fig.12 Simulation results of 2-bit PC adder

本文驗證輸入為01 與11 情況下所提出的弱進位依賴乘法器的可行性。圖13 和圖14 分別所示為計算陣列A0以及A1的仿真結果。圖15 所示為輔助陣列au_A 的仿真結果。從圖15 可以看出，二位乘法運算共需要19 個步驟和11 個CRS。輔助陣列中au_A（1-4）的仿真結果為0011，與理論相符。

圖13 在乘法器運算中A0的仿真結果Fig.13 Simulation results of A0 in multiplier operation

圖14 在乘法器運算中A1仿真結果Fig.14 Simulation results of A1 in multiplier operation

圖15 在乘法器運算中au_A 仿真結果Fig.15 Simulation results of au_A in multiplier operation

表5 所示為本文所設計的方法與其他方法的結果對比，延時表示N位乘法器的執(zhí)行步驟個數，面積表示N位乘法器執(zhí)行所需要的憶阻器個數。與文獻［8］相比，本文的延時開銷降低了一個數量級，并且面積開銷降低了約70%。與文獻［10］和文獻［12］相比，本文所提的方法在面積和延時開銷性能上均降低了一個數量級。文獻［13］在延時開銷方面為常數級別，但其所提的方法需要在陣列的外圍中增加額外的CMOS 晶體管電路，用于連接陣列的字線或位線，以構建MAGIC 電路，增加了面積開銷，并且該方法并未計算輸入的乘法運算數據與特定的二進制比特流之間轉換所需的延時開銷和面積開銷。同時，本文所提的方法在面積開銷方面相比文獻［13］方法降低到了線性級別。

表5 N 位乘法器性能對比Table 5 Performance comparison of N-bit multiplier

5 結束語

本文針對現有憶阻乘法器設計的局限性，提出兩種不同的加法器優(yōu)化方案，并在此基礎上設計一種乘法器。通過設計基于憶阻器的部分乘積運算，并對TC 加法器和PC 加法器進行優(yōu)化，同時，針對乘法器的串行加法部分，通過減弱進位比特的數據依賴性，設計一種基于互補電阻開關的可并行實現的乘法運算方案。仿真實驗結果表明，該乘法器減弱進位比特的數據依賴性，實現了并行乘法運算，與大部分現有乘法器相比，在延時和面積開銷性能方面均有所提升。下一步將在本文工作的基礎上，將憶阻加法器與憶阻乘法器相結合，研究憶阻浮點乘法器的實現方案，進一步完善憶阻器的復雜邏輯設計。