低功耗可配置CIC 濾波器設(shè)計

高敏 ,于宗光 ,萬書芹,邵杰

(1.江南大學 物聯(lián)網(wǎng)工程學院,江蘇 無錫 214122;2.中國電子科技集團公司第五十八研究所,江蘇 無錫 214035)

級聯(lián)積分梳狀(Cascade Integral Comb,CIC)濾波器只包含加法器和寄存器,因具有設(shè)計實現(xiàn)簡單、運行速度快并且所需資源少等特點[1],作為常用模塊應用于數(shù)字下變頻(DDC)和數(shù)字上變頻(DUC)系統(tǒng)中[2-3]。伴隨集成電路的高速發(fā)展,傳統(tǒng)型CIC 濾波器結(jié)構(gòu)已經(jīng)不能滿足工程需求,設(shè)計低功耗可配置的CIC 濾波器結(jié)構(gòu)成為當前產(chǎn)業(yè)的發(fā)展趨勢。

梅海軍等[4]提出采用非遞歸濾波結(jié)構(gòu)以降低CIC濾波器的整體功耗,但額外引入濾波系數(shù)且采樣因子固定(2 的整數(shù)倍),難以適應多樣需求。高維等[5～6]引入非遞歸多相分解結(jié)構(gòu),雖有效降低功耗,但難以復用同一電路以實現(xiàn)不同的抽取倍數(shù)。為克服非遞歸形式的缺陷,王堯等[7]采用遞歸濾波結(jié)構(gòu),實現(xiàn)多抽取率的CIC 濾波器,但功耗和面積過高。為改善性能,王璞等[8]采用Hogenauer 剪除算法,減小內(nèi)部寄存器位寬,能在一定程度上降低功耗并減小面積,但是數(shù)據(jù)轉(zhuǎn)換精度不夠高。

為降低功耗和設(shè)計面積,并滿足多種輸入信號帶寬下對轉(zhuǎn)換精度的要求,本文提出一種基于半字節(jié)串行算法的可配置CIC 濾波器,通過優(yōu)化內(nèi)部位寬,并在不同采樣因子下復用邏輯電路,可降低系統(tǒng)功耗和提高資源使用率。信道帶寬配置模塊提供2～16 倍范圍內(nèi)的可編程采樣因子,以實現(xiàn)帶寬可變功能。增益校正模塊優(yōu)化末級輸出有效精度并減小信號失真。為減少硬件資源開銷,采用正則有符號數(shù)(Canonic Signed Digit,CSD)編碼表示法對系數(shù)進行編碼,并利用移位替代乘法運算,最終基于65 nm COMS 標準單元工藝庫完成DC 綜合,結(jié)果表明所設(shè)計的數(shù)字濾波器在低功耗方面具有較大優(yōu)勢。

1 基本原理

1.1 CIC 濾波器

1.1.1 單級CIC 濾波器

單級CIC 濾波器是一種FIR 濾波器,具有線性相位特性[9],主要由積分器和梳狀濾波器級聯(lián)構(gòu)成。根據(jù)級聯(lián)順序的不同,可構(gòu)成CIC 插值和抽取濾波器[10],分別如圖1(a)和(b)所示。其中,D為抽取/插值因子,M為延遲因子。

圖1 單級CIC 濾波器結(jié)構(gòu)。(a) CIC 插值濾波器結(jié)構(gòu);(b) CIC 抽取濾波器結(jié)構(gòu)Fig.1 The structure of single-stage CIC filter.(a) The structure of CIC interpolation filter;(b) The structure of CIC decimation filter

CIC 濾波器的傳遞函數(shù)為:

將z=ejω代入式(1),可得單級CIC 濾波器的幅頻響應為:

式中:Sa(x)=為抽樣函數(shù),Sa(0)=1,則CIC 濾波器在ω等于0 時幅度值為DM。圖2 展示了單級CIC濾波器的頻率特性。阻帶衰減較嚴重,約為13.46 dB,旁瓣電平較高,容易出現(xiàn)混疊現(xiàn)象。

圖2 幅頻響應特性曲線Fig.2 Amplitude frequency response characteristic curve

1.1.2 多級CIC 濾波器

多級級聯(lián)CIC 濾波器可改善單級CIC 濾波器的缺陷,其通過降低旁瓣電平提高阻帶衰減。多級CIC 濾波器的阻帶衰減為[11]:

式中:N為級聯(lián)數(shù),伴隨N值增大,阻帶和通帶衰減增加,導致通帶平坦度降低,因此N不宜過大[12]。

1.2 優(yōu)化設(shè)計原理

以降低系統(tǒng)功耗和減小設(shè)計面積為目標,本設(shè)計提出的濾波器結(jié)構(gòu)可有效改善功耗和面積問題。采用半字節(jié)串行算法技術(shù),可有效減小寄存器內(nèi)部位寬。為適應不同帶寬需求,提供可編程的采樣因子,同時對輸入信號字長進行有效擴展,使采樣因子大小不同時仍可復用同一電路。配置增益校正模塊以減小信號失真,并采用CSD 編碼方式對增益校正模塊中的乘法系數(shù)進行編碼,以有效減小乘法器面積。

1.2.1 位寬擴展

當采樣因子D和濾波器階數(shù)N過大時,由于積分器模塊不斷進行累加操作,運算數(shù)據(jù)則需要更大字長的寄存器進行存儲,但內(nèi)部寄存器位寬是有限的,因此遞歸型級聯(lián)CIC 濾波器的輸出數(shù)據(jù)產(chǎn)生溢出,導致輸出信號嚴重失真。若數(shù)據(jù)流采用二進制補碼形式,并且累加器和寄存器的位寬足夠大時,則濾波器能正確輸出信號。

寄存器最大位寬由直流增益決定[13],當頻率趨近于0 時,增益G如式(4)所示:

為了避免溢出,寄存器的實際位寬應依據(jù)式(5)計算得出[14]:

式中:Bmax為CIC 濾波器各級存儲器最大有效字長;Bin為輸入位寬;Nlog2(DM)取值遵循向上取整規(guī)則。為了便于采用多路復用技術(shù)以減少資源開銷,D的取值設(shè)置為采樣因子可調(diào)范圍內(nèi)的最大值。

1.2.2 半字節(jié)串行算法

采用半字節(jié)串行算法[15]可將輸入信號從最低有效位MSB 至最高有效位LSB 依次拆分為多位字長相同的信號輸出,輸出數(shù)據(jù)串行交叉或者多路復用在高速通道中。為有效優(yōu)化內(nèi)部寄存器位寬并節(jié)省邏輯單元數(shù),利用該算法將輸入的每個數(shù)字中頻信號從LSB 至MSB 拆分為4 個位寬一致的信號,依次從低位到高位串行輸出。

1.2.3 可編程因子

在數(shù)字上/下變頻系統(tǒng)中,為實現(xiàn)帶寬可變功能,CIC 濾波器的采樣因子應可編程或可配置。數(shù)據(jù)的下采樣過程即通過跨時鐘域?qū)⒏哳l信號分量輸出為低頻信號分量,上采樣過程則相反。

對于采樣因子固定的CIC 濾波器,為實現(xiàn)抽取運算需要根據(jù)相應的采樣因子在連續(xù)信號間隔D個周期輸出數(shù)據(jù),而實現(xiàn)插值運算則需在每個時鐘周期內(nèi)插入D-1 個零值。因此,為實現(xiàn)可配置的CIC 濾波器,主時鐘根據(jù)可調(diào)的采樣因子生成相應的分頻時鐘,對數(shù)據(jù)進行采樣處理,即可完成相應的抽取和插值功能。

1.2.4 增益校正

積分器中連續(xù)的累加運算不可避免產(chǎn)生溢出,導致輸出比特增長,引起濾波器輸入輸出之間的濾波增益升高。為了減小信號失真,同時節(jié)約后級大量硬件資源[16],在設(shè)計中配置增益校正模塊使末級輸出數(shù)據(jù)的精度有限。

增益校正模塊分為截位模塊和常系數(shù)乘法器。若增益G的表達式(4)中DM的乘積為2 的冪指數(shù)的形式,即G=(DM)N=2KN,則直接裁剪輸出數(shù)據(jù)的低KN位,保留與輸出位寬長度相同的高位部分。當DM的乘積不為2 的冪指數(shù)的形式時,若直接將輸出結(jié)果乘上增益因子G的倒數(shù),則會造成乘法器位寬和設(shè)計面積過大。

為進一步優(yōu)化設(shè)計面積,提高資源利用率,本設(shè)計針對傳統(tǒng)增益校正模塊的不足之處進行優(yōu)化。即當增益值G不為2 的整數(shù)次冪時,將增益表達式轉(zhuǎn)換為如下形式:

式中:X為2 的整數(shù)次冪所表示的數(shù),且這個數(shù)最接近于DM,則直接對輸出進行右移以實現(xiàn)這部分乘積的增益校正;剩下的乘積部分(DM/X)N,首先對該乘積倒數(shù)進行量化,其中量化位寬為A,后采用CSD 編碼方式對量化后的數(shù)進行編碼,最終通過移位、加減法運算和截位實現(xiàn)增益校正。綜上,通過將截位后的信號與乘法系數(shù)相乘,并舍棄掉低A位乘法運算結(jié)果,保留所需高位數(shù)據(jù),以此實現(xiàn)增益校正。

1.2.5 CSD 編碼

增益校正模塊中的常系數(shù)乘法器需要存儲一定量的配置系數(shù),為減小乘法器面積,使用CSD 編碼方式對乘法器系數(shù)進行優(yōu)化,可降低系數(shù)中非0 元素數(shù)量。

CSD 編碼方式如下[17]:

從上述CSD 碼的編碼方式總結(jié)得出: 任何相鄰的兩位中,必包含1 個0,故CSD 表示法中非0 元素的數(shù)量不會超過系數(shù)位寬總數(shù)的一半。所以利用CSD 編碼表示法對乘法器系數(shù)進行編碼,可獲得更多0 位,進而優(yōu)化乘法器的面積。

2 MATLAB 建模

2.1 總體模型

采用MATLAB Simulink 搭建CIC 濾波器模型,以驗證半字節(jié)串行算法的可行性。由于CIC 抽取濾波器和內(nèi)插濾波器的實現(xiàn)上,只是數(shù)據(jù)流的方向不同,而方法一致,見本文第1 部分基本原理說明,在此僅對抽取類型的濾波器進行詳細設(shè)計。

經(jīng)對音頻領(lǐng)域應用需求進行分析,需要設(shè)計一個能夠?qū)崿F(xiàn)2～16 倍抽取頻變因子、通帶帶寬為15 kHz～4 MHz、阻帶衰減大于50 dB 且輸入/輸出位寬為22 比特的抽取濾波器,綜合考慮確定該CIC 濾波器的級聯(lián)參數(shù)N和延遲因子M分別取值為4 和1?；诒疚奶岢龅腃IC 實現(xiàn)結(jié)構(gòu),設(shè)計了一款通用的CIC 抽取濾波器。

CIC 抽取濾波器整體模型如圖3 所示。采用轉(zhuǎn)換器Conversion 將輸入信號有效位寬拓展至40 比特,后利用片選器Bit Slice 將輸入數(shù)據(jù)依次從MSB 至LSB切分為4 組10 比特數(shù)據(jù)串行輸出。四級級聯(lián)積分器做累加運算,抽取器對末級積分器輸出數(shù)據(jù)進行降采樣處理,每間隔64 個時鐘周期,利用(4 個步長分別相差1)Downsample 模塊進行一次下采樣,多路選擇器Multiport Switch 將4 路并行采樣結(jié)果轉(zhuǎn)化為1 路串行數(shù)據(jù)輸出。梳狀濾波器comb 模塊對數(shù)據(jù)進行濾波處理,并將濾波后的數(shù)據(jù)分為4 路并行數(shù)據(jù)(分別相差一個時鐘周期)同時傳輸給Bit Concat 模塊,該模塊將數(shù)據(jù)從MSB 至LSB 拼接為位寬40 比特的數(shù)據(jù)傳輸給片選器,對數(shù)據(jù)做截位處理,最終實現(xiàn)CIC 抽取濾波器降采樣和濾波功能。

圖3 CIC 抽取濾波器模型Fig.3 The model of CIC decimation filter

2.2 功能驗證

基于半字節(jié)串行算法的CIC 抽取濾波器仿真波形如圖4 所示,正確實現(xiàn)16 倍下采樣功能,輸出所需低頻分量。

圖4 D=16 時的仿真波形。(a) 輸入波形;(b) 輸出波形Fig.4 Simulation waveform when D=16.(a) The waveform of input;(b)The waveform of output

輸出信號頻譜如圖5 所示,CIC 抽取濾波器濾除高頻信號,留下低頻信號。結(jié)果表明搭建的模型功能正確,完成了降采樣和濾除高頻噪聲的功能。

圖5 輸出信號頻譜Fig.5 The spectrogram of output signal

3 ASIC 電路設(shè)計

3.1 系統(tǒng)設(shè)計

根據(jù)MATLAB 建模設(shè)計原理進行ASIC 電路設(shè)計,本設(shè)計的整體架構(gòu)包括信道帶寬配置模塊、時鐘控制模塊和CIC 抽取濾波器實現(xiàn)模塊,如圖6 所示。時鐘控制模塊通過信道帶寬配置模塊提供的下采樣因子D產(chǎn)生各模塊所需的低頻時鐘或使能信號。CIC 抽取濾波器編碼模塊將輸入數(shù)據(jù)一分為四串行輸出給積分器做累加處理,抽取器對累加處理后的數(shù)據(jù)進行D倍下采樣后傳輸給梳狀濾波器完成濾波處理,由位拼接模塊將拆分后的數(shù)據(jù)重新組合為完整數(shù)據(jù),最后經(jīng)由增益校正模塊調(diào)整輸出精度。

圖6 總體結(jié)構(gòu)框圖Fig.6 The block diagram of overall structure

3.2 編碼模塊設(shè)計

首先,為保證精度以及避免數(shù)據(jù)溢出,根據(jù)位寬擴展公式(5)確定最大擴展位寬為40 比特,拓寬的有效位由輸入數(shù)據(jù)的最高有效位填補。隨后基于半字節(jié)算法原理,將拓展位寬后的信號依次從MSB 至LSB 切分為4個位寬10 比特的數(shù)據(jù)從低位至高位串行輸出。

3.3 積分器和梳狀濾波器設(shè)計

積分器主要由加法器和寄存器構(gòu)成,在不影響輸入流的情況下,每4 個串行數(shù)據(jù)累加完成后開始新一輪累加。其狀態(tài)方程為:

積分器結(jié)構(gòu)如圖7 所示,積分器輸入數(shù)據(jù)為編碼數(shù)據(jù),有效位相加產(chǎn)生進位,產(chǎn)生的進位信號存儲在寄存器中,并延時一個時鐘周期后向高位進位。4 個串行數(shù)據(jù)完成累加后,相當于40 比特數(shù)據(jù)運算完成,故最后一次累加產(chǎn)生的進位信號不參與下一次累加運算。

圖7 積分器結(jié)構(gòu)Fig.7 The structure of integrator

梳狀濾波器同樣主要由加法器和寄存器構(gòu)成,每4 個串行數(shù)據(jù)加法運算完成之后加法器清零。其狀態(tài)方程為:

梳狀濾波器結(jié)構(gòu)如圖8 所示,采用數(shù)據(jù)直接取反的方式將減法運算轉(zhuǎn)化為加法運算,簡化了運算器的電路結(jié)構(gòu)。

圖8 梳狀濾波器結(jié)構(gòu)Fig.8 The structure of comb filter

3.4 抽取器和增益校正模塊設(shè)計

3.4.1 抽取器設(shè)計

抽取器將級聯(lián)積分器末級輸出的4 路數(shù)據(jù)x(n)、x(n-1)、x(n-2)和x(n-3)分別進行D倍下采樣,并對4 路采樣數(shù)據(jù)進行串并轉(zhuǎn)換以獲得1 路輸出數(shù)據(jù)。

3.4.2 增益校正模塊設(shè)計

當增益值G為2 的整數(shù)次冪時,采用右移運算完成增益校正。反之則根據(jù)式(6)先對輸出信號完成相應的截位運算,后對上述運算的結(jié)果進行右移運算和加/減法運算,以便實現(xiàn)乘以相應系數(shù)的功能。此外,利用CSD 編碼乘法系數(shù)替代全位寬二進制補碼編碼乘法系數(shù)。其中乘法系數(shù)被量化為16 位有符號數(shù)。最終,依據(jù)0 舍1 入的進位法則,舍棄乘法運算結(jié)果的低16 位,同時為滿足輸出信號位寬要求,保留所需高位數(shù)據(jù)。

4 驗證與綜合

4.1 仿真驗證

基于Verilog HDL 語言,采用自頂向下的層次化設(shè)計思路,完成采樣因子為2～16 倍的CIC 濾波器的RTL 級描述,并搭建VCS 仿真器環(huán)境進行功能驗證。

其中,輸入信號為50 MHz 和1 MHz 的正弦波混合信號數(shù)據(jù),以抽取率D=2 為例,輸出仿真波形如圖9 所示,結(jié)果表明所設(shè)計的CIC 抽取濾波器功能正確,不僅濾除了50 MHz 高頻噪聲分量,還實現(xiàn)了2 倍抽取功能。

圖9 輸出仿真波形Fig.9 The simulation waveform of output

4.2 DC 綜合

采用Synopsys 公司的Design Compile 綜合工具,基于65 nm COMS 標準單元工藝庫對ASIC 電路進行綜合,得到相應的門級網(wǎng)表,如圖10 所示。

圖10 CIC 濾波器DC 綜合網(wǎng)表Fig.10 The DC synthesis netlist of CIC filter

抽取倍數(shù)靈活的CIC 濾波器大多采用遞歸型結(jié)構(gòu)。王堯等[7]實現(xiàn)具有16,32,64 和128 倍抽取功能的CIC 濾波器,由于內(nèi)部寄存器位寬過大,使得功耗和面積過高。為對比上述設(shè)計思路,采用結(jié)合傳統(tǒng)算法和二進制補碼乘法[7]以及結(jié)合半字節(jié)串行算法和CSD 碼乘法(本文)兩種方法分別設(shè)計能夠?qū)崿F(xiàn)2～16倍抽取功能的CIC 抽取濾波器,并進行DC 綜合。本文提出的結(jié)構(gòu)和傳統(tǒng)結(jié)構(gòu)所設(shè)計的濾波器性能參數(shù)對比如表1 所示。結(jié)果表明,本文設(shè)計的濾波器在功耗和面積方面具有優(yōu)勢,特別是在抽取倍數(shù)和數(shù)據(jù)位寬過大時,這種優(yōu)勢將會表現(xiàn)得更加明顯。

表1 性能參數(shù)對比Tab.1 Comparison of performance parameters

5 濾波器實現(xiàn)與仿真分析

5.1 布局布線

布局布線(Placement and Routing)就是將前端邏輯綜合產(chǎn)生的門級網(wǎng)表、約束文件和庫文件等通過電子設(shè)計自動化(Innovus)軟件轉(zhuǎn)換為版圖,圖11 為CIC濾波器設(shè)計版圖。

圖11 CIC 抽取濾波器的設(shè)計版圖Fig.11 The layout of CIC decimation filter

5.2 門級仿真

為模擬實際電路的運行效果,需要將版圖設(shè)計產(chǎn)生的延時信息、寄生電容和電阻添加到后仿真中,即門級仿真。

如圖12 所示,展示了抽取倍數(shù)為4 的門級仿真波形。結(jié)果表明,本設(shè)計正確地實現(xiàn)4 倍下采樣和濾波功能,同時滿足時序和信號完整性要求。

圖12 CIC 抽取濾波器門級仿真波形Fig.12 The gate-level simulation waveform of CIC decimation filter

5.3 工程應用

基于本設(shè)計方案,設(shè)計級聯(lián)數(shù)N=4,延遲因子M=1,抽取因子D為2～16 倍的CIC 濾波器。此外,CIC 濾波器級聯(lián)3 級半帶濾波器,綜上可實現(xiàn)抽取因子為16～128 范圍內(nèi)的數(shù)字濾波器,其ASIC 電路已應用于某數(shù)字接收機工程設(shè)計中?；?5 nm CMOS 工藝對本文的CIC 抽取濾波器進行版圖設(shè)計,如圖13 所示,白色框內(nèi)的即為數(shù)字電路版圖。

圖13 數(shù)字電路整體版圖Fig.13 The overall layout of digital circuit

經(jīng)測試,輸入信號頻率為2.385 MHz,經(jīng)過混頻模塊及數(shù)字濾波器下采樣得到頻率為135 kHz 的基帶信號,信號頻譜幅度為85 dB,如圖14 所示。

圖14 數(shù)字電路測試結(jié)果圖Fig.14 The test result graph of digital circuit

6 結(jié)論

本文設(shè)計了一種基于半字節(jié)串行算法的低功耗可配置級聯(lián)CIC 抽取濾波器。為減小功耗,對傳統(tǒng)CIC濾波器結(jié)構(gòu)進行改進和優(yōu)化。采用半字節(jié)串行算法及多路復用技術(shù),減少內(nèi)部運算和存儲單元使用。提供可編程采樣因子,能夠靈活處理多速率信號,適用于多種信道帶寬并存的通信系統(tǒng)。為進一步降低功耗,采用CSD 編碼替代傳統(tǒng)二進制補碼編碼方式,大幅減少邏輯資源的消耗,最終實現(xiàn)了低功耗可編程的CIC濾波器。