彭春雨，張偉強(qiáng)，藺智挺，吳秀龍

(安徽大學(xué)集成電路學(xué)院，合肥 230601)

1 引言

在過去的幾十年里，人們?cè)谠鲆嫣嵘℅ainboosing）技術(shù)的基礎(chǔ)上提出了采用不同的電路拓?fù)鋪慝@得高增益和高帶寬的運(yùn)算放大器（運(yùn)放）。起初，Gain-boosting 技術(shù)的典型應(yīng)用是在單級(jí)套筒式共源共柵（Cascode）結(jié)構(gòu)中[1]，此結(jié)構(gòu)的增益得到了顯著的提升，但是由于輸出電壓擺幅受限，極大地限制了此結(jié)構(gòu)的應(yīng)用場(chǎng)景。增益提升折疊式運(yùn)放結(jié)構(gòu)[2-4]隨即被提出并被廣泛使用，雖然此結(jié)構(gòu)輸出電壓擺幅得到了擴(kuò)大，但增益提升有限，并不能滿足當(dāng)下高性能模數(shù)轉(zhuǎn)換器的要求。基于折疊式級(jí)聯(lián)的增益提升運(yùn)放電路[5-8]通過級(jí)聯(lián)的方式進(jìn)一步提升了運(yùn)放的增益，但是由于級(jí)聯(lián)數(shù)目的增加和寄生電容的原因，此結(jié)構(gòu)存在功耗大和穩(wěn)定性差的問題。雙增益級(jí)聯(lián)提升技術(shù)[9-11]可以顯著提高增益，同時(shí)主運(yùn)放的電路結(jié)構(gòu)也相對(duì)簡單，但是輔助運(yùn)放需要不同的偏置電路，采用此技術(shù)也面臨功耗過大的問題。可見，在追求高增益、高帶寬的同時(shí)，要求運(yùn)算放大器功耗和輸出電壓擺幅等性能良好是Gain-boosting 技術(shù)當(dāng)下的研究瓶頸。

針對(duì)以上問題，本文設(shè)計(jì)了一款主運(yùn)放采用寬輸入共模范圍的全差分折疊式共源共柵運(yùn)算放大器，該結(jié)構(gòu)在擴(kuò)大輸入電壓范圍的同時(shí)增大了運(yùn)放的整體輸入跨導(dǎo)，從而提高了運(yùn)算放大器的增益和帶寬。采用Gain-boosting 技術(shù)，使用三輸入管運(yùn)放作為2 個(gè)輔助運(yùn)放。在主運(yùn)放帶寬不變的條件下，進(jìn)一步提升了主運(yùn)放的增益，從而達(dá)到了高增益、高帶寬的目的。采用三輸入管的輔助運(yùn)放結(jié)構(gòu)更為簡單，并與主運(yùn)放共同使用一個(gè)偏置電路，極大地節(jié)省了電路總功耗。主運(yùn)放采用高線性度的開關(guān)電容共模反饋（CMFB）電路來穩(wěn)定其輸出電壓。在1.8 V 供電電壓和5 pF 負(fù)載電容下，低頻增益可達(dá)115 dB，增益帶寬積（GBW）為209 MHz，功耗僅為2.8 mW。

2 運(yùn)算放大器的分析與設(shè)計(jì)

2.1 增益提升技術(shù)分析

使用Gain-boosting 技術(shù)可以將Cascode 結(jié)構(gòu)的輸出阻抗進(jìn)一步提高，電路增益隨之提升[12]，但是沒有改變運(yùn)算放大器的輸入跨導(dǎo)與負(fù)載，所以并不會(huì)改變?cè)\(yùn)算放大器的GBW，類似于將運(yùn)算放大器主極點(diǎn)的位置拉高，GBW 保持不變。增益提升電路原理如圖1所示，其中Vref為參考電壓，Vin為輸入信號(hào)，Vout為輸出信號(hào)。輸出阻抗rout[13]為

圖1 增益提升電路原理

其中：gm2為M2 的跨導(dǎo)，ro2和ro1分別為M2 和M1 的輸出阻抗，Aadd為輔助運(yùn)放的直流增益。

需要注意的是，使用Gain-boosting 技術(shù)會(huì)不可避免地帶來一對(duì)零極點(diǎn)對(duì)（Doublet），且此Doublet 一般在輔助運(yùn)放的增益帶寬積附近，即輔助運(yùn)放的增益帶寬積在ωAux處，主運(yùn)放的-3 dB 頻率在βωAux處，第二極點(diǎn)位置在ω2處。為使Doublet 對(duì)系統(tǒng)響應(yīng)的影響小于主運(yùn)放帶寬的影響，同時(shí)考慮輔助運(yùn)放環(huán)路的穩(wěn)定性，要求βωAux＜ωAux＜ω2[13]。

文獻(xiàn)[14]對(duì)增益提高技術(shù)頻率響應(yīng)進(jìn)行了詳細(xì)分析，可以將M1 的尺寸設(shè)計(jì)得比較小，M2 的尺寸盡可能大，達(dá)到將引入的零極點(diǎn)對(duì)重合的目的。同時(shí)可以在輔助運(yùn)放的輸出端即X 點(diǎn)處再增加補(bǔ)償電容和調(diào)節(jié)輔助運(yùn)放的寬長比，達(dá)到零極點(diǎn)遠(yuǎn)離主運(yùn)放單位增益頻率點(diǎn)的目的。

2.2 偏置電路

本文提出的主運(yùn)放與2 個(gè)輔助運(yùn)放的結(jié)構(gòu)大致相同，為節(jié)省功耗和達(dá)到電流復(fù)用的目的，可以使用同一個(gè)偏置電路共同偏置。為了增大輸出電壓的范圍，偏置電路選擇寬擺幅的低壓共源共柵結(jié)構(gòu)[15]。偏置電路如圖2 所示，其中P9 和N5 管的柵長分別是P4 和N3 管柵長的4～5 倍，這樣做的目的是給C 點(diǎn)和D 點(diǎn)提供合適的電壓，減小MOS 管上的壓降，從而擴(kuò)大輸出電壓擺幅。

圖2 偏置電路

P1～P4 和N1～N4 的寬長比與主運(yùn)放和2 個(gè)輔助運(yùn)放的寬長比相同，只是并聯(lián)個(gè)數(shù)（Multiplier）的取值有所不同。這樣設(shè)計(jì)可以把偏置電路和輔助運(yùn)放相應(yīng)管的Multiplier 成比例縮減，把偏置電路和輔助運(yùn)放的功耗降到最低。

2.3 運(yùn)放電路結(jié)構(gòu)分析

主運(yùn)放電路結(jié)構(gòu)如圖3 所示，采用的是寬輸入共模范圍全差分折疊式共源共柵運(yùn)放結(jié)構(gòu)。輸入對(duì)管由一對(duì)NMOS 管和一對(duì)PMOS 管共同構(gòu)成，當(dāng)輸入電位較低時(shí)Mp1 和Mp2 導(dǎo)通，當(dāng)輸入電壓較高時(shí)Mn1和Mn2 導(dǎo)通。這種結(jié)構(gòu)在擴(kuò)展了輸入共模范圍的同時(shí)，輸入跨導(dǎo)提高至傳統(tǒng)運(yùn)放結(jié)構(gòu)的2 倍。根據(jù)2.1 節(jié)的理論分析，為了避免使用Gain-boosting 技術(shù)時(shí)引入Doublet 對(duì)運(yùn)放頻率造成影響，在主運(yùn)放設(shè)計(jì)時(shí)可以使Mp1、Mp2（Mn1、Mn2）的尺寸取值小于Mup1、Mup2（Mun1、Mun2）的尺寸。

圖3 主運(yùn)放電路結(jié)構(gòu)

三輸入管輔助運(yùn)放電路結(jié)構(gòu)如圖4 所示，同樣選取輸入和輸出更為靈活的折疊式共源共柵運(yùn)算放大器，在其輸入端相應(yīng)加入一個(gè)管子，省去了輔助運(yùn)放的共模反饋電路[16]，這種電路結(jié)構(gòu)更為簡單也更加高效。其中，VPC和VNC是當(dāng)主運(yùn)放不加輔助運(yùn)放時(shí)A、B兩點(diǎn)的電位，Cc是為了避免輔助運(yùn)放引入的零極點(diǎn)對(duì)系統(tǒng)的穩(wěn)定性造成影響所加的補(bǔ)償電容。

圖4 三輸入管輔助運(yùn)放電路結(jié)構(gòu)

2.4 共模反饋

以圖4（a）中NMOS 管輸入的輔助運(yùn)放Au1 為例，解釋輔助運(yùn)放如何利用電流共模反饋穩(wěn)定輸出共模電壓的過程，輔助運(yùn)放Au2 的原理與其相似。

1）假設(shè)由于晶體管失配、工藝制造等原因，造成共模電壓Vin1-和Vin1+升高；

2）由于M1 和M2 柵極電壓上升，導(dǎo)致原先流過的一個(gè)單位電流I 略微增加，而M4 的電流2I 保持不變，流過M6 支路的電流減小，則輸出的共模電平Vo-和Vo+下降；

3）輔助運(yùn)放Au1 的輸出共模電平抬高，導(dǎo)致主運(yùn)放中的A 點(diǎn)即輔助運(yùn)放的輸入端電位下降，抵消Vin1-和Vin1+電壓升高的趨勢(shì)，從而達(dá)到穩(wěn)定輔助運(yùn)放共模的目的。

主運(yùn)放采用的是開關(guān)電容CMFB，與連續(xù)時(shí)間CMFB 結(jié)構(gòu)相比，開關(guān)電容CMFB 具有對(duì)輸出電壓范圍沒有限制[17]、高線性度（電路中只使用無源器件）、CMFB 環(huán)路不會(huì)引入新的寄生零極點(diǎn)且功耗低等優(yōu)點(diǎn)[18]。

本文采用的開關(guān)電容共模反饋時(shí)序及電路結(jié)構(gòu)如圖5 所示，其中開關(guān)控制時(shí)序?yàn)? 相非交疊時(shí)鐘，Φ1為采樣態(tài)時(shí)鐘，Φ2為放大態(tài)時(shí)鐘，T 為非交疊時(shí)鐘周期。VCM是給定的輸出穩(wěn)定電平值，Vb1為運(yùn)放電路設(shè)計(jì)時(shí)電流偏置工作電壓值，C1取值一般為C2的4～5倍[19]。開關(guān)電容共模反饋的過程為

圖5 開關(guān)電容共模反饋時(shí)序及電路結(jié)構(gòu)

其中，Vcm-out為主運(yùn)放實(shí)際輸出共模電平，VCMFB為共模反饋電壓，an為輸出共模電平與反饋電壓的差值，b 為給定輸出共模電壓與偏置電壓的差值，n 代表第n 個(gè)開關(guān)時(shí)序。經(jīng)過數(shù)個(gè)開關(guān)電容時(shí)序，an與b 趨于相等，即

最終VCMFB穩(wěn)定在Vb1附近。

3 仿真結(jié)果

通過理論分析與設(shè)計(jì)過程描述，本文基于55 nm CMOS 工藝，對(duì)全差分運(yùn)算放大器電路進(jìn)行了仿真。在供電電壓為1.8 V 時(shí)，本文提出的全差分運(yùn)算放大器的交流小信號(hào)（AC）仿真曲線結(jié)果如圖6 所示。運(yùn)放的低頻增益約為115 dB，GBW 為209 MHz。寬輸入擺幅結(jié)構(gòu)增大了主運(yùn)放的輸入跨導(dǎo)，在提高增益的同時(shí)也提升了速度。在不影響單位增益頻率的情況下，采用增益提升技術(shù)顯著提升了運(yùn)放的直流增益。減小輔助運(yùn)放輸入對(duì)管的尺寸并在輔助運(yùn)放的輸出端加上補(bǔ)償電容的原因是使運(yùn)放整體具有良好的頻率特性，相位裕度約為71°。

圖6 運(yùn)算放大器的AC 仿真曲線

全差分運(yùn)算放大器的輸出擺幅仿真曲線如圖7 所示，Vop、Von分別對(duì)應(yīng)運(yùn)放差分正端輸出和負(fù)端輸出信號(hào)?？梢钥闯?，單端輸出擺幅為1Vpp，差分輸出擺幅為2Vpp，Vpp代表輸出電壓峰峰值。電路消耗的總功率為2.8 mW，由于部分電流復(fù)用的原因，其有著較高的功耗效率。本文與其他文獻(xiàn)提出的運(yùn)算放大器參數(shù)對(duì)比如表1 所示。

表1 本文與其他文獻(xiàn)中運(yùn)放的參數(shù)對(duì)比

圖7 運(yùn)算放大器的輸出擺幅仿真曲線

4 結(jié)論

本文基于寬輸入共模范圍的折疊式共源共柵運(yùn)算放大器，采用Gain-boosting 技術(shù)，基于開關(guān)電容共模反饋原理設(shè)計(jì)了一種高增益、高帶寬的全差分運(yùn)算放大器。輔助運(yùn)放采用結(jié)構(gòu)更為簡單的三輸入管，并與主運(yùn)放電路共用一個(gè)偏置電路，極大地節(jié)省了電路的功耗；同時(shí)在輔助運(yùn)放輸出端加上補(bǔ)償電容，使運(yùn)放整體具有更好的頻率特性。仿真結(jié)果表明，該運(yùn)放具有高增益、高帶寬的特點(diǎn)，其他性能也較理想，適用于高精度流水線ADC。