王崢杰，徐麗萍，凌天宇，瞿敏妮，權(quán)雪玲，烏李瑛，程秀蘭

（1.上海交通大學(xué)電子信息與電氣工程學(xué)院，上海 200240；2.上海交通大學(xué)先進(jìn)電子材料與器件校級(jí)平臺(tái)，上海 200240）

1 引言

定義CMOS 標(biāo)準(zhǔn)工藝和器件對(duì)于評(píng)估微納加工實(shí)驗(yàn)室的工藝性能、工藝穩(wěn)定性及監(jiān)測(cè)工藝設(shè)備污染是非常必要的。國(guó)內(nèi)的相關(guān)科研平臺(tái)依賴先進(jìn)的工藝設(shè)備，大多擁有較強(qiáng)的單步工藝加工能力，但因離子注入等關(guān)鍵設(shè)備的缺失及CMOS 標(biāo)準(zhǔn)工藝的復(fù)雜性，對(duì)全流程CMOS 標(biāo)準(zhǔn)工藝和器件的研究鮮有涉及。但是，國(guó)外不少著名科研平臺(tái)經(jīng)過多年的工藝積累，已形成了若干代的CMOS 標(biāo)準(zhǔn)工藝。例如，加州大學(xué)伯克利分校的微納米加工實(shí)驗(yàn)室于2000 年報(bào)告了基于4 英寸晶圓的1.3 μm CMOS 工藝流程[1]，于2002 年進(jìn)一步開發(fā)了基于6 英寸晶圓的1 μm CMOS 標(biāo)準(zhǔn)工藝[2]，于2005 年成功加工制造出0.35 μm 的CMOS 工藝器件[3]，并于2007 年、2009 年和2012 年分別對(duì)上述0.35 μm CMOS 工藝做了不同程度的改進(jìn)[4-6]。

本文對(duì)基于上海交通大學(xué)先進(jìn)電子材料與器件平臺(tái)（AEMD 平臺(tái)）1 μm 雙阱雙層金屬的CMOS 標(biāo)準(zhǔn)工藝項(xiàng)目中的關(guān)鍵器件與工藝進(jìn)行仿真。該CMOS 標(biāo)準(zhǔn)工藝項(xiàng)目主要包括關(guān)鍵工藝測(cè)試結(jié)構(gòu)和標(biāo)準(zhǔn)器件的設(shè)計(jì)、制造流程的設(shè)計(jì)與驗(yàn)證、加工制造以及測(cè)試。其中，測(cè)試結(jié)構(gòu)用于設(shè)備、電路和工藝參數(shù)的提取以及隨機(jī)故障和可靠性測(cè)試[7]，標(biāo)準(zhǔn)器件用于在制造加工完成后對(duì)項(xiàng)目成果的檢驗(yàn)。仿真包括提取器件和工藝流程中的主要參數(shù)，設(shè)計(jì)仿真測(cè)試結(jié)構(gòu)以模擬器件特性，采用控制變量法優(yōu)化場(chǎng)注入和溝道調(diào)節(jié)注入中的注入劑量和能量等工藝參數(shù)，力求從多方面驗(yàn)證工藝的可行性。

2 CMOS 器件基本參數(shù)

仿真基于Silvaco TCAD 軟件，其中，ATHENA 工具用于對(duì)工藝流程的仿真，ATLAS 工具用于對(duì)器件參數(shù)的提取。仿真依次完成阱的形成、有源區(qū)形成、溝道調(diào)節(jié)、柵極形成、源漏形成。圖1 為CMOS 結(jié)構(gòu)與仿真示意圖，柵極寬度W 和柵極長(zhǎng)度L 都為1 μm。NMOS和PMOS 的工藝基本仿真參數(shù)如表1 所示。為了增加硅局部氧化（LOCOS）的隔離特性，定義有源區(qū)后在P阱和N 阱中分別進(jìn)行一次P+和N+場(chǎng)注入。

表1 NMOS 和PMOS 的工藝基本仿真參數(shù)

圖1 CMOS 結(jié)構(gòu)與仿真示意圖

基于上述仿真參數(shù)，通過ATLAS 對(duì)帶場(chǎng)注入的NMOS 和PMOS 器件進(jìn)行仿真優(yōu)化并提取參數(shù)，得到NMOS 的 阱 深 為2.734 2 μm，PMOS 的 阱 深 為4.294 6 μm，NMOS 的源漏（S/D）結(jié)深為0.254 1 μm，PMOS 的S/D 結(jié)深為0.365 4 μm，LOCOS 的擊穿電壓大于7.5 V。圖2 為NMOS 和PMOS 的I-V 特性曲線圖，其中，VGS為柵源電壓、VDS為源漏電壓、IDS為漏極電流。從圖2（c）和（d）中提取到NMOS 和PMOS 的閾值電壓分別為0.719 3 V 和-0.758 1 V。以|VDS|=3 V 為例，對(duì)于PMOS，在|VGS|從1.1 V 增大至3.3 V 的過程中，IDS從-2.622 μA 變?yōu)?56.32 μA；對(duì)于NMOS，在|VDS|=3 V、|VGS|從1.1 V 增大至3.3 V 時(shí)，IDS從4.637 μA增大至149.5 μA。

圖2 NMOS 和PMOS 的I-V 特性曲線

在標(biāo)準(zhǔn)CMOS 工藝中，一道工序通常會(huì)影響器件的多項(xiàng)性能，半導(dǎo)體代工廠也會(huì)設(shè)置不同的工藝參數(shù)，為用戶提供多樣化的產(chǎn)品服務(wù)。本文將針對(duì)溝道調(diào)節(jié)注入、場(chǎng)注入、偏置電壓設(shè)置以及金屬種類對(duì)接觸特性的影響進(jìn)行探索仿真，意在從仿真結(jié)果中得出趨向性的結(jié)論，驗(yàn)證工藝可行性，指導(dǎo)實(shí)際工藝流片。

3 仿真結(jié)果與討論

3.1 場(chǎng)注入對(duì)器件閾值電壓的影響

本文仿真了N+場(chǎng)注入對(duì)PMOS 閾值電壓的影響以及P+場(chǎng)注入對(duì)NMOS 閾值電壓的影響。在場(chǎng)注入仿真中，P 阱注入硼（B），N 阱注入磷（P）。LOCOS 的形成需要在1 000 ℃的高溫下持續(xù)進(jìn)行310 min，在這個(gè)過程中Si-SiO2界面處摻雜的離子重新分布。硼原子會(huì)橫向擴(kuò)散至器件柵極下的導(dǎo)電溝道中，引起NMOS 的導(dǎo)電溝道中Ⅲ族元素濃度增加，導(dǎo)致NMOS 閾值電壓（VTN1）增大。磷原子橫向擴(kuò)散至PMOS 的導(dǎo)電溝道中時(shí)，引起PMOS 導(dǎo)電溝道中Ⅴ族元素濃度增大，使PMOS 閾值電壓(VTP1)增大[8]。

仿真結(jié)果顯示，場(chǎng)注入能量的改變對(duì)閾值電壓影響較大。由于注入的能量會(huì)影響離子注入半導(dǎo)體內(nèi)的深度，注入深度越深，原子經(jīng)擴(kuò)散后對(duì)襯底載流子濃度的影響就越明顯。場(chǎng)注入能量對(duì)MOS 器件閾值電壓的影響如圖3 所示，結(jié)合圖3 分析，對(duì)于N+場(chǎng)注入，當(dāng)注入能量小于60 keV 時(shí)，注入的磷元素濃度峰值處于距離硅表面0.079 2 μm 以內(nèi)，在LOCOS 形成的高溫過程中，磷元素大量向LOCOS 中擴(kuò)散，導(dǎo)致其基本不對(duì)溝道產(chǎn)生影響，所以此時(shí)PMOS 的閾值電壓受場(chǎng)注入影響很小[9]。但當(dāng)注入的能量大于60 keV 后，磷元素主要橫向擴(kuò)散至導(dǎo)電溝道中，使PMOS 的閾值電壓絕對(duì)值增大。對(duì)于P+場(chǎng)注入，當(dāng)注入能量為30keV時(shí)，注入的硼元素濃度峰值處于硅表面以下0.098 1 μm處，此時(shí)硼元素大部分進(jìn)行橫向擴(kuò)散，從而較大幅度影響閾值電壓。當(dāng)P+場(chǎng)注入能量達(dá)到60 keV 時(shí)，其注入結(jié)深達(dá)0.527 1 μm，已經(jīng)遠(yuǎn)超NMOS 的S/D 結(jié)深（0.254 1 μm），對(duì)溝道產(chǎn)生的影響逐漸減小，故此時(shí)的閾值電壓相較于注入能量為50 keV 時(shí)有所下降。

圖3 場(chǎng)注入能量對(duì)MOS 器件閾值電壓的影響

3.2 溝道調(diào)節(jié)對(duì)器件電學(xué)特性的影響

閾值電壓為器件處于臨界導(dǎo)通時(shí)的電壓，不同閾值電壓的MOS 器件性能不同[10]。本文研究了場(chǎng)注入和溝道調(diào)節(jié)離子注入對(duì)器件閾值電壓的影響，以期提供具有多種閾值電壓的器件。

在半導(dǎo)體工藝中，溝道調(diào)節(jié)離子注入主要用來調(diào)節(jié)器件的閾值電壓，本文不涉及大規(guī)模、多模塊的復(fù)雜電路，故溝道調(diào)節(jié)離子注入類型選擇微米級(jí)工藝較常用的11B。由于CMOS 工藝中的PMOS 與NMOS 受到場(chǎng)注入的疊加影響，故在相同溝道調(diào)節(jié)的條件下，其閾值電壓（VTP1和VTN1）與單個(gè)的PMOS 和NMOS（VTP0和VTN0）有所差異。本文基于11B研究了不同的注入劑量對(duì)MOS 器件閾值電壓的影響，結(jié)果如圖4 所示。

圖4 溝道調(diào)節(jié)注入劑量對(duì)MOS 器件閾值電壓的影響

仿真結(jié)果顯示，對(duì)于NMOS，11B 注入劑量越大，VTN0和VTN1越大，而由于場(chǎng)注入在NMOS 的P 阱中注入硼，P 阱中提供更多的Ⅲ族元素，導(dǎo)致在相同條件下，VTN0＜VTN1。此外，P+場(chǎng)注入中硼的注入劑量為1.5×1013cm-2，隨著溝道調(diào)節(jié)中硼注入劑量的逐漸增多，P+場(chǎng)注入的影響逐漸減小，導(dǎo)致圖4 中VTN0和VTN1兩曲線的差距越來越小。反之，對(duì)于PMOS，11B 注入劑量過大會(huì)降低|VTP0|和|VTP1|，而N+場(chǎng)注入在PMOS 的N阱中注入磷，相當(dāng)于在N 阱中提供更多的Ⅴ族元素，導(dǎo)致在相同條件下，|VTP0|＞|VTP1|。而N+場(chǎng)注入中磷的劑量為3.0×1012cm-2，溝道調(diào)節(jié)注入劑量的增大會(huì)逐漸中和磷元素的影響，使VTP0和VTP1曲線的差距逐漸縮小。

此外，仿真中溝道調(diào)節(jié)離子注入劑量會(huì)影響亞閾值電流的大小，這在PMOS 中表現(xiàn)得尤為顯著。在本工藝中，P 溝道調(diào)節(jié)離子注入的能量和S/D 離子注入的能量均為20 keV，即注入的深度一致。溝道調(diào)節(jié)注入的劑量越大，相當(dāng)于在襯底中提供更多的空穴，從而在低電壓情況下更易形成微弱的導(dǎo)電溝道。因此，隨著劑量的增大，低電壓下的亞閾值電流也隨之增大。不同P 溝道調(diào)節(jié)注入劑量下的PMOS 轉(zhuǎn)移特性曲線如圖5 所示，本文提取了各注入劑量下的亞閾值擺幅SS，隨著注入劑量從2.4×1012cm-2減小至1.5×1012cm-2，SS優(yōu)化了26 mV/dec，有效減小了器件的響應(yīng)時(shí)間。

圖5 不同P 溝道調(diào)節(jié)注入劑量下的PMOS 轉(zhuǎn)移特性曲線

在微米級(jí)工藝中，為有效區(qū)分MOS 器件的工作狀態(tài)，器件的電流開關(guān)比（Ion/Ioff）應(yīng)大于106。不同劑量P 溝道調(diào)節(jié)對(duì)PMOS 開關(guān)比的影響如表2 所示，結(jié)果表明，當(dāng)11B 調(diào)節(jié)注入劑量大于2.1×1012cm-2時(shí)，Ion/Ioff小于106。故在實(shí)際工藝中，應(yīng)注意控制該注入劑量不超過2.1×1012cm-2。

表2 不同劑量P 溝道調(diào)節(jié)對(duì)PMOS 開關(guān)比的影響

3.3 襯底偏置電壓對(duì)器件閾值電壓的影響

半導(dǎo)體器件襯底電壓的波動(dòng)會(huì)引起電路工作狀態(tài)不穩(wěn)定[11]，業(yè)界通常會(huì)在源極和襯底間加偏置電壓來改變器件的閾值電壓VTH。體效應(yīng)的公式為

其中，VTH0為沒有襯底偏置電壓時(shí)的閾值電壓，γ 為體效應(yīng)系數(shù)，φF為費(fèi)米電勢(shì)，VSB為源（S）和襯底（B）之間的電壓。

由式（1）可知，器件閾值電壓與VSB呈正相關(guān)。本文根據(jù)所設(shè)計(jì)的工藝，仿真了不同的偏置電壓對(duì)NMOS 和PMOS 的影響，并對(duì)其做了定量分析。結(jié)果如圖6 所示，對(duì)于NMOS 和PMOS 器件，VSB的絕對(duì)值越大，其閾值電壓的絕對(duì)值也越大。從圖6（c）和（d）可以看出，對(duì)于NMOS，VSB從0 V 至-4 V 的波動(dòng)會(huì)引起閾值電壓從0.5097 V 至1.64 V 的改變；對(duì)于PMOS，VSB從0 V 至4 V 的波動(dòng)會(huì)引起閾值電壓從-0.778 V 至-1.6452 V 的改變。

圖6 體效應(yīng)仿真的I-V 特性曲線和閾值電壓

3.4 場(chǎng)注入對(duì)LOCOS 隔離特性的影響

場(chǎng)注入的區(qū)域與鄰近的阱形成反向PN 結(jié)，防止出現(xiàn)過高的瞬態(tài)電流擊穿LOCOS，從而提高LOCOS的隔離特性。本文根據(jù)所設(shè)計(jì)的工藝，仿真了不同場(chǎng)注入的硼離子劑量和LOCOS 隔離效果的關(guān)系。LOCOS 隔離特性的仿真結(jié)果如圖7 所示，仿真結(jié)構(gòu)首先形成LOCOS，再進(jìn)行離子注入以在LOCOS 的兩邊形成源漏區(qū)域。測(cè)試時(shí)，分別在LOCOS 兩端加電壓，并測(cè)得兩端的電流。本文參考Silvaco 官網(wǎng)給出的示例[12]，設(shè)置當(dāng)電流達(dá)到1 pA 時(shí)LOCOS 被導(dǎo)通。

圖7 LOCOS 隔離特性的仿真結(jié)果

從圖7 中可提取到其導(dǎo)通電壓分別為7 V、9.5 V、9.5 V 和35.5 V，這表明場(chǎng)注入的劑量在一定范圍內(nèi)增大可以提高LOCOS 的隔離特性。由于阱形成時(shí)離子注入的劑量在1012cm-2，當(dāng)場(chǎng)注入的劑量為1011cm-2、1012cm-2時(shí)，其劑量不大于阱形成時(shí)的注入劑量，對(duì)襯底中載流子濃度的改變不明顯，故其提取到的導(dǎo)通電壓沒有明顯區(qū)別。當(dāng)場(chǎng)注入劑量增大至1014cm-2時(shí)，會(huì)導(dǎo)致載流子數(shù)量過高，其I-V 曲線發(fā)生錯(cuò)亂。因此，本工藝條件下，當(dāng)場(chǎng)注入的劑量在1013cm-2時(shí)，LOCOS的隔離特性最優(yōu)。

3.5 金屬類型對(duì)接觸電阻的影響

金屬和半導(dǎo)體接觸分為肖特基接觸和歐姆接觸。當(dāng)金屬功函數(shù)φM小于半導(dǎo)體功函數(shù)φS時(shí)，在半導(dǎo)體表面形成空穴反型層。此時(shí)，若在金屬端施加正電壓，則會(huì)引起金屬和半導(dǎo)體之間勢(shì)壘增大，形成肖特基接觸。當(dāng)φM大于φS時(shí)，半導(dǎo)體表面積聚電子。此時(shí)，在金屬端施加正電壓幾乎不存在勢(shì)壘，而若在金屬上施加負(fù)電壓，電子從金屬流向半導(dǎo)體需要克服一個(gè)勢(shì)壘，但可以增大半導(dǎo)體的摻雜劑量來縮短半導(dǎo)體中耗盡層的寬度，從而降低勢(shì)壘，改善接觸電阻。

在本項(xiàng)目中主要涉及到兩處金屬半導(dǎo)體接觸，一是器件中有源區(qū)和接觸孔的接觸，二是電學(xué)測(cè)試結(jié)構(gòu)（Testkey）中測(cè)試圖形和探針的接觸。如果不能將接觸類型控制在歐姆接觸范圍內(nèi)，接觸電阻就會(huì)很大，接觸面會(huì)分擔(dān)更多的電壓降，導(dǎo)致器件的性能和測(cè)試的準(zhǔn)確度下降。本文設(shè)計(jì)了金屬和半導(dǎo)體接觸的仿真測(cè)試結(jié)構(gòu)，以期將實(shí)際加工中的接觸類型控制在歐姆接觸范圍內(nèi)，并優(yōu)化接觸電阻大小。仿真測(cè)試結(jié)構(gòu)的下方為半導(dǎo)體，上方兩側(cè)為金屬，一側(cè)作陽(yáng)極，另一側(cè)作陰極。

對(duì)于N 型半導(dǎo)體，應(yīng)在陽(yáng)極金屬上加正偏壓；對(duì)于P 型半導(dǎo)體，應(yīng)在陽(yáng)極金屬上加負(fù)偏壓。鋁的功函數(shù)設(shè)置為4.10 eV。圖8 展示了N/P 阱及N/P 型源漏有源區(qū)（分別為N+S/D 和P+S/D）與金屬鋁的接觸特性。結(jié)果顯示，N 型半導(dǎo)體與金屬鋁始終有較好的接觸效果，而P 型半導(dǎo)體在兩端電壓絕對(duì)值小于1 V 時(shí)，接觸電流遠(yuǎn)小于10-5A。這是由于P 型半導(dǎo)體的功函數(shù)大于金屬鋁的功函數(shù)，金屬半導(dǎo)體之間形成了阻擋層，需要增大電壓以克服該阻擋層的勢(shì)壘。此外，從表1 可得，S/D 的注入劑量大于阱的注入劑量，而摻雜濃度越高的半導(dǎo)體導(dǎo)電特性越好，故從圖8 可以看出，當(dāng)電壓突破勢(shì)壘后，S/D 的接觸特性優(yōu)于阱的接觸特性。

圖8 N/P 型半導(dǎo)體與鋁的接觸特性仿真結(jié)果

在實(shí)際加工中，Si/Al 面存在尖楔效應(yīng)，若尖楔深度大于結(jié)深，會(huì)導(dǎo)致PN 結(jié)失效。為了防止這種現(xiàn)象發(fā)生，研究者通常會(huì)在鋁中摻入質(zhì)量分?jǐn)?shù)為2%的硅，使硅的溶解度飽和，或者使用Ti/TiN/Al 的結(jié)構(gòu)。本文以P+S/D 為例，仿真了在鋁和硅襯底之間沉積不同厚度的Ti 對(duì)接觸特性的影響，仿真結(jié)果如圖9 所示。

圖9 在鋁和P+S/D 中插入Ti 夾層對(duì)接觸特性的影響

圖9 的結(jié)果顯示，當(dāng)電壓絕對(duì)值突破勢(shì)壘電壓1 V 后，鈦夾層越厚，相同電壓下的導(dǎo)通電流就越大。以電壓絕對(duì)值為2 V 為例，當(dāng)Ti 的厚度分別為0 nm、50 nm、80 nm、100 nm、120 nm 時(shí)，其接觸電阻分別為122.34 Ω、27.28 Ω、23.22 Ω、19.06 Ω、13.66 Ω?？梢钥闯?，當(dāng)Ti 夾層的厚度為120 nm 時(shí)，接觸電阻的大小從無鈦時(shí)的122.34 Ω 減小至13.66 Ω，達(dá)到較為理想的效果。

4 結(jié)論

本文對(duì)基于微納科研平臺(tái)的微米級(jí)標(biāo)準(zhǔn)CMOS器件仿真取得了較為理想的輸出曲線，從仿真的角度驗(yàn)證了工藝實(shí)施的可行性。此外，本文針對(duì)工藝中溝道調(diào)節(jié)注入、場(chǎng)注入、偏置電壓設(shè)置、金屬接觸效果等方面進(jìn)行了優(yōu)化仿真，對(duì)工藝參數(shù)的改變?nèi)绾斡绊懫骷男阅苓M(jìn)行了量化的探索。

仿真結(jié)果表明，N+場(chǎng)注入能量在60 keV 以上、P+場(chǎng)注入能量在30～50 keV 之間時(shí)，對(duì)MOS 器件的閾值電壓影響最為顯著；溝道調(diào)節(jié)注入的劑量越大，PMOS 的閾值電壓絕對(duì)值越小，NMOS 的閾值電壓絕對(duì)值越大；溝道調(diào)節(jié)注入的劑量對(duì)PMOS 亞閾值電流及亞閾值擺幅影響顯著，應(yīng)控制在2.1×1012cm-2以下；在器件襯底加偏置電壓也會(huì)改變MOS 器件的閾值電壓，本文對(duì)此做了量化討論；場(chǎng)注入劑量會(huì)影響LOCOS 的隔離特性，且劑量達(dá)到1013cm-2時(shí)，LOCOS的隔離效果最優(yōu)，擊穿電壓為32.5 V。

在對(duì)鋁-硅襯底接觸特性的仿真中發(fā)現(xiàn)，當(dāng)電壓絕對(duì)值小于1 V 時(shí)，鋁與P 型半導(dǎo)體的接觸電阻過大。為改善鋁的尖楔效應(yīng)，鋁與襯底間沉積一層鈦可顯著降低接觸電阻，且接觸電阻隨著鈦的厚度的增大而降低，在鈦夾層厚度為120 nm 時(shí)降至13.66 Ω，總體達(dá)到預(yù)期效果。

本文所進(jìn)行的仿真得出了量化的結(jié)果以及趨向性的結(jié)論，對(duì)科研平臺(tái)中搭建標(biāo)準(zhǔn)微米級(jí)CMOS 工藝線起到了指導(dǎo)意義。后續(xù)對(duì)于亞微米級(jí)及深亞微米級(jí)的標(biāo)準(zhǔn)CMOS 工藝，其仿真需著重考慮短溝道效應(yīng)以及輕摻雜漏結(jié)構(gòu)的影響。