基于FPGA的通用自動(dòng)測(cè)試平臺(tái)設(shè)計(jì)

摘 要：為了實(shí)現(xiàn)電子產(chǎn)品在調(diào)試、測(cè)試中測(cè)試指令下發(fā)和測(cè)試數(shù)據(jù)獲取的自動(dòng)化，結(jié)合FPGA技術(shù)、SCPI命令、儀表程控、QT軟件開發(fā)平臺(tái)等提出一種通用自動(dòng)測(cè)試平臺(tái)設(shè)計(jì)方案，在傳統(tǒng)調(diào)試測(cè)試方式的基礎(chǔ)上有效提升測(cè)試效率，降低測(cè)試成本，實(shí)現(xiàn)測(cè)試指令下發(fā)以及數(shù)據(jù)處理的一體化和自動(dòng)化。

關(guān)鍵詞：自動(dòng)測(cè)試；FPGA ；SCPI；儀表程控；QT

引言

隨著電子信息技術(shù)高速發(fā)展，數(shù)字化、模塊化的高集成度電子產(chǎn)品被廣泛應(yīng)用于各個(gè)領(lǐng)域，對(duì)于產(chǎn)品功能調(diào)試，測(cè)試驗(yàn)證，售后維修的要求逐步提升。手動(dòng)使用儀器儀表和測(cè)試工裝的測(cè)試手段落后，效率低下，為了提高生產(chǎn)調(diào)試效能，節(jié)約多方成本，通用自動(dòng)化測(cè)試平臺(tái)的研制需求日益遞增。合成儀器技術(shù)（Synthetic Instruments，SI）是美國(guó)國(guó)防部為開發(fā)新一代自動(dòng)測(cè)試系統(tǒng)提出的關(guān)鍵技術(shù)[ 1 ]，該技術(shù)旨將多種標(biāo)準(zhǔn)儀器儀表通過(guò)程控的方式與計(jì)算機(jī)進(jìn)行數(shù)據(jù)交互，實(shí)現(xiàn)計(jì)算機(jī)對(duì)儀器儀表的參數(shù)設(shè)置以及測(cè)量結(jié)果的自動(dòng)獲取[2-3]。FPGA能夠產(chǎn)生滿足絕大多數(shù)被測(cè)電子設(shè)備所需的專用信號(hào)，如：控制指令、時(shí)鐘信號(hào)等，目前在數(shù)據(jù)采集處理、邏輯功能實(shí)現(xiàn)等多種領(lǐng)域得到了廣泛的應(yīng)用[ 4 ]。本文提出一種基于FPGA的通用自動(dòng)測(cè)試平臺(tái)設(shè)計(jì)，通過(guò)將合成儀器技術(shù)與FPGA技術(shù)二者結(jié)合，結(jié)合目前常用的模塊化硬件作為通用自動(dòng)測(cè)試平臺(tái)的硬件組成[5-6]，外觀結(jié)構(gòu)為一臺(tái)便攜式加固計(jì)算機(jī)，通過(guò)SCPI命令及VISA I/O庫(kù)實(shí)現(xiàn)對(duì)儀表程控設(shè)置，上位機(jī)軟件采用QT平臺(tái)開發(fā)以支持WINDOWS、銀河麒麟等多個(gè)操作系統(tǒng)，實(shí)現(xiàn)跨平臺(tái)運(yùn)行。通用自動(dòng)測(cè)試平臺(tái)能夠?qū)崿F(xiàn)系統(tǒng)的參數(shù)設(shè)置、測(cè)試流程編輯以及數(shù)據(jù)的自動(dòng)捕獲、處理和可視化顯示。

1 通用自動(dòng)測(cè)試平臺(tái)總體設(shè)計(jì)

圖1是通用自動(dòng)測(cè)試平臺(tái)的原理框圖，AC220V市電經(jīng)電源適配器后變?yōu)?2V直流送至計(jì)算機(jī)主板及FPGA核心板，F(xiàn)PGA核心板中使用DC/DC直流降壓芯片構(gòu)成電源管理組，將DC+12V變?yōu)榘鍍?nèi)其余器件所需的DC+1.0V、+1.5V、+1.8V、+2.5V、+3.3V、+5V等多種電壓；核心板上配有256M的FLASH與FPGA通過(guò)標(biāo)準(zhǔn)SPI總線連接，便于上電后加載程序。將FPGA的BANK13～16內(nèi)所有通用I/O引出，部分引腳作為+3.3V CMOS單端信號(hào)直接輸出，部分引腳通過(guò)164245對(duì)其進(jìn)行驅(qū)動(dòng)和電平轉(zhuǎn)換后變?yōu)?5V CMOS單端信號(hào)輸出，其余部分引腳經(jīng)過(guò)485差分轉(zhuǎn)換芯片后變?yōu)闃?biāo)準(zhǔn)485 LVDS格式信號(hào)輸出，此外為了滿足某些特殊的測(cè)試需求，對(duì)FPGA的+1.8V及+2.5V內(nèi)核BANK34/35的輸出引腳后端增加D/A模塊，能夠產(chǎn)生靈活且滿足時(shí)序要求的任意波形測(cè)試信號(hào)。FPGA核心板通過(guò)232串口與計(jì)算機(jī)主板之間進(jìn)行信息交互，接收主板控制指令，回傳當(dāng)前工作狀態(tài)。計(jì)算機(jī)主板上配有8個(gè)標(biāo)準(zhǔn)USB2.0/3.0兼容接口以及一路RJ45網(wǎng)絡(luò)接口，能夠同時(shí)對(duì)多路符合IEEE-488.2通用命令的儀器儀表進(jìn)行遠(yuǎn)程控制，配置儀表參數(shù)，接收測(cè)試結(jié)果。

2 通用自動(dòng)測(cè)試平臺(tái)的設(shè)計(jì)實(shí)現(xiàn)

2.1 核心器件的選型及硬件設(shè)計(jì)

計(jì)算機(jī)主板選用研華MIO-5272，實(shí)物見圖2，其內(nèi)部核心為第七代英特爾 酷睿 U系列CPU，TDP功耗低至15W，雙通道DDR3L內(nèi)存高達(dá)16 GB，具有可擴(kuò)展至8路的USB接口，支持多個(gè)GPIB儀表的程控。

FPGA核心板為自主設(shè)計(jì)且具有豐富種類、可靈活配置的多路輸出接口，組成框圖見圖3。FPGA芯片選用Xilinx公司的XC7A200T-1FFG1156I，該芯片具有200萬(wàn)邏輯單元數(shù)量，500路通用I/ O接口，數(shù)據(jù)速率最高可達(dá)6.6Gb/s[7]，可提供多類被測(cè)產(chǎn)品所需的專用信號(hào)，電源管理組選用TI公司的TLV62130直流降壓芯片，其支持高達(dá)3A的輸出電流，通過(guò)配置不同的外部分壓電阻可獲得+0.9V～+5.5V的輸出電壓，滿足核心板內(nèi)所有器件所需。232串口驅(qū)動(dòng)電路選用MAXIM公司的MAX3232芯片，負(fù)責(zé)將232電平轉(zhuǎn)換為FPGA_UART要求的+3.3V TTL標(biāo)準(zhǔn)電平。FLASH選用MICRON公司的N25Q256系列芯片，與FPGA之間為標(biāo)準(zhǔn)QSPI總線接口，用于存儲(chǔ)可執(zhí)行bin程序文件，上電加載，F(xiàn)LASH內(nèi)部可分16個(gè)緩存區(qū)，對(duì)于不同測(cè)試的應(yīng)用，可由上位機(jī)的232串口通過(guò)指令控制FPGA隨時(shí)調(diào)用FLASH內(nèi)部的不同bin文件適配不同的測(cè)試需求。50MHz晶振選用國(guó)產(chǎn)13所的有緣晶振，通過(guò)FPGA內(nèi)部集成的PLL，對(duì)50MHz晶振進(jìn)行20倍頻后得到高達(dá)1GHz的系統(tǒng)時(shí)鐘，以高速的系統(tǒng)時(shí)鐘保證提供給被測(cè)設(shè)備最小脈寬可達(dá)1ns的測(cè)試信號(hào)。此外，核心板內(nèi)配有4片16路245電平轉(zhuǎn)換電路SN74ALVC164245、10片4路485差分驅(qū)動(dòng)電路SN75LBC172及2片14位、500Mbis/s高速D/A芯片DAC5675，負(fù)責(zé)完成FPGA通用I/O引腳+3.3V CMOS至+5V CMOS和485 LVDS的信號(hào)轉(zhuǎn)換，DAC5675負(fù)責(zé)產(chǎn)生部分測(cè)試需求的任意波形信號(hào)。

通用自動(dòng)測(cè)試平臺(tái)采用便攜式加固計(jì)算機(jī)的結(jié)構(gòu)形式設(shè)計(jì)，外殼采用5106標(biāo)準(zhǔn)金屬機(jī)箱，內(nèi)置計(jì)算機(jī)主板，F(xiàn)PGA核心板及電源適配器，所有接口均在便攜式加固計(jì)算機(jī)后方，USB、網(wǎng)絡(luò)、串口通過(guò)標(biāo)準(zhǔn)接口引出，核心板的輸出信號(hào)根據(jù)信號(hào)類型的不同通過(guò)不同的矩形連接器引出，D/A后的信號(hào)通過(guò)BNC/ SMA接口引出。外觀示意見圖4。

2.2 軟件設(shè)計(jì)

通用自動(dòng)測(cè)試平臺(tái)軟件分為嵌入式FPGA軟件及上位機(jī)軟件兩類，嵌入式FPGA軟件主要用于提供被測(cè)設(shè)備所需的專用信號(hào)，結(jié)合被測(cè)設(shè)備的測(cè)試需求，通過(guò)專用接口送出不同電平、不同信號(hào)類型的控制信號(hào)、時(shí)序信號(hào)等。上位機(jī)儀器儀表程控軟件通過(guò)標(biāo)準(zhǔn)GPIB接口完成對(duì)所需儀表的一鍵設(shè)置，并對(duì)測(cè)試結(jié)果進(jìn)行采集和分析，實(shí)現(xiàn)被測(cè)設(shè)備性能的自動(dòng)測(cè)試。

2.2.1 嵌入式FPGA軟件

針對(duì)FPGA芯片的邏輯功能開發(fā)，通過(guò)Xilinx的官方軟件Vivado作為本次設(shè)計(jì)的EDA開發(fā)平臺(tái)，使用Verlog HDL語(yǔ)言編程，軟件會(huì)自動(dòng)完成邏輯編譯、綜合、打包、布局布線、仿真邏輯映射（XDC）等工作[8]，通過(guò)核心板上的FLASH芯片，上電后將程序加載至FPGA芯片中，實(shí)現(xiàn)預(yù)設(shè)的硬件功能。其軟件設(shè)計(jì)流程詳見圖5。

程序開始運(yùn)行后，F(xiàn)PGA首先加載FLASH中初始化數(shù)據(jù)流origin.bin中的XDC配置項(xiàng)完成初始化管腳配置，通過(guò)CLB中多個(gè)LUT集成PLL功能將外部輸入的50MHz時(shí)鐘倍頻至1GHz，提供給FPGA芯片作為運(yùn)行所需的系統(tǒng)時(shí)鐘。之后等待Transceiver收發(fā)器接收上位機(jī)發(fā)來(lái)的UART數(shù)據(jù)，成功接收?qǐng)?bào)文并解析后，明確當(dāng)前的測(cè)試場(chǎng)景及應(yīng)用。隨后通過(guò)QPSI接口從FLASH的16個(gè)緩存區(qū)內(nèi)找到對(duì)應(yīng)當(dāng)前測(cè)試需求的最終數(shù)據(jù)流bin文件后重新加載，依據(jù)最終程序的配置和響應(yīng)，調(diào)用BANK13～16的多個(gè)CLB單元，通過(guò)LUT查找表配合具有嵌套關(guān)系的MUX復(fù)用器及最高可達(dá)1GHz的高級(jí)定時(shí)器，產(chǎn)生滿足邏輯要求的+3.3V CMOS類型通用I/O接口輸出，最后對(duì)FPGA后端外圍電路的EN使能端、DIR方向端、DAC芯片的14位數(shù)據(jù)進(jìn)行發(fā)送和控制，最終得到在當(dāng)前測(cè)試應(yīng)用下所需的專用信號(hào)。

2.2.2 通用測(cè)試平臺(tái)上位機(jī)軟件

通用測(cè)試平臺(tái)上位機(jī)軟件采用Qt開發(fā)平臺(tái)，通過(guò)SCPI命令及VISA I/O庫(kù)實(shí)現(xiàn)對(duì)儀表程控設(shè)置。自動(dòng)測(cè)試軟件支持WINDOWS、銀河麒麟等多個(gè)操作系統(tǒng)，能夠?qū)崿F(xiàn)跨平臺(tái)運(yùn)行。

2.2.2.1上位機(jī)軟件組成

根據(jù)實(shí)現(xiàn)功能不同，將上位機(jī)軟件進(jìn)行模塊化劃分，如圖6所示，通用測(cè)試平臺(tái)上位機(jī)軟件由接口模塊、初始化模塊、測(cè)試流程設(shè)置模塊、儀器儀表數(shù)據(jù)生成及處理模塊、數(shù)據(jù)處理及存儲(chǔ)模塊、圖形顯示模塊組成。

接口處理模塊：實(shí)現(xiàn)上位機(jī)與FPGA核心板、上位機(jī)與儀器儀表程控接口的通信控制，對(duì)FPGA核心板以及儀器儀表鏈接狀態(tài)進(jìn)行實(shí)時(shí)監(jiān)測(cè)；

初始化模塊：實(shí)現(xiàn)上位機(jī)系統(tǒng)內(nèi)存初始化、各變量初值初始化、接口初始化以及儀器儀表默認(rèn)參數(shù)初始化設(shè)置；

測(cè)試流程設(shè)置模塊：實(shí)現(xiàn)用戶對(duì)被測(cè)設(shè)備測(cè)試項(xiàng)目、測(cè)試模式、測(cè)試流程以及測(cè)試數(shù)據(jù)存儲(chǔ)和顯示的設(shè)計(jì)；

儀器儀表數(shù)據(jù)生成及處理模塊：根據(jù)相應(yīng)的測(cè)試設(shè)置對(duì)所選的儀器儀表生成相應(yīng)的SCPI命令，對(duì)儀器儀表所回傳的標(biāo)準(zhǔn)數(shù)據(jù)進(jìn)行處理形成用戶所需的測(cè)試數(shù)據(jù)；

數(shù)據(jù)處理及存儲(chǔ)模塊：根據(jù)用戶的設(shè)置對(duì)測(cè)試數(shù)據(jù)結(jié)果進(jìn)行篩選、劃區(qū)等處理并存儲(chǔ)；

圖形顯示模塊：對(duì)存儲(chǔ)的最終測(cè)試數(shù)據(jù)以圖形、圖像或圖表形式進(jìn)行可視化顯示。

2.2.2.2上位機(jī)軟件工作流程

通用自動(dòng)測(cè)試平臺(tái)上位機(jī)軟件各模塊連接關(guān)系以及數(shù)據(jù)流向示意圖如圖7所示。

上位機(jī)軟件工作基本流程如下：

a）發(fā)送FPGA核心板、被測(cè)設(shè)備、儀器儀表建立連接命令，與FPGA核心板、被測(cè)設(shè)備、儀器儀表建立連接；

b）發(fā)送FPGA核心板、被測(cè)設(shè)備、儀器儀表初始化命令，初始化FPGA核心板、被測(cè)設(shè)備、儀器儀表；

c）發(fā)送FPGA核心板、被測(cè)設(shè)備、儀器儀表參數(shù)設(shè)置命令，觀察反饋信息。若反饋信息正確，則表示連接成功，反之，連接失敗。檢查FPGA核心板、被測(cè)設(shè)備、儀器儀表狀態(tài)，若狀態(tài)正常，則返回上一步，否則，人工修正連接；完成FPGA核心板、被測(cè)設(shè)備、儀器儀表相關(guān)參數(shù)設(shè)置；

d）FPGA核心板、被測(cè)設(shè)備、儀器儀表連接成功后，選擇相應(yīng)測(cè)試項(xiàng)目；

e）根據(jù)測(cè)試需求，設(shè)置測(cè)試模式（包括單步測(cè)試、輪循測(cè)試、交檢測(cè)試等）；

f）下發(fā)相應(yīng)測(cè)試模式下儀器儀表、FPGA核心板參數(shù)設(shè)置，設(shè)置成功后，需將設(shè)置參數(shù)反饋至上位機(jī)，等待測(cè)試人員確認(rèn)；

g）各項(xiàng)準(zhǔn)備工作完成后，點(diǎn)擊開始測(cè)試。等待被測(cè)設(shè)備相關(guān)性能基本穩(wěn)定并達(dá)到可測(cè)狀態(tài)、儀器儀表測(cè)試結(jié)果穩(wěn)定后，上位機(jī)讀取儀表測(cè)量結(jié)果并在軟件系統(tǒng)界面可視化刷新顯示，判斷后續(xù)是否有未測(cè)試項(xiàng)目，直至所有測(cè)試項(xiàng)目測(cè)量完畢，將測(cè)試數(shù)據(jù)根據(jù)用戶選擇以.Txt、.doc、.xsl等格式進(jìn)行存儲(chǔ)。

通用測(cè)試平臺(tái)上位機(jī)軟件基本工作流程圖如圖8所示。

3 結(jié)語(yǔ)

本文提出并設(shè)計(jì)了一種基于FPGA的通用自動(dòng)測(cè)試平臺(tái)設(shè)計(jì)，對(duì)電子產(chǎn)品在調(diào)試、測(cè)試中測(cè)試指令的下發(fā)和測(cè)試數(shù)據(jù)獲取及處理實(shí)現(xiàn)了全自動(dòng)化控制?；贔PGA的通用自動(dòng)測(cè)試平臺(tái)設(shè)計(jì)，總體外觀結(jié)構(gòu)為一臺(tái)便攜式加固計(jì)算機(jī)，內(nèi)部設(shè)計(jì)一塊FPGA核心板，對(duì)外接口采用統(tǒng)一的模塊化設(shè)計(jì)，通過(guò)SCPI命令及VISA I/O庫(kù)實(shí)現(xiàn)對(duì)儀表程控設(shè)置，通過(guò)上位機(jī)平臺(tái)實(shí)現(xiàn)系統(tǒng)的參數(shù)設(shè)置、測(cè)試流程編輯以及數(shù)據(jù)的自動(dòng)捕獲、處理和可視化顯示。

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（作者簡(jiǎn)介：馬緒鐸，碩士，工程師，主要研究為雷達(dá)系統(tǒng)信號(hào)處理及數(shù)字電路設(shè)計(jì)。工作單位：西安導(dǎo)航技術(shù)研究所）