關(guān)鍵詞：ESD靜電放電；芯片保護(hù)；集成電路；版圖設(shè)計；Aether設(shè)計軟件

0 前言

在當(dāng)前的MOS集成電路領(lǐng)域，ESD（靜電放電）已成為影響電路性能的關(guān)鍵因素。雖然靜電放電對傳統(tǒng)電子元件的影響微小且難以察覺，但對于高密度集成電路元件而言，靜電電場和放電電流可能導(dǎo)致元件失效，或產(chǎn)生隱蔽的“軟擊穿”現(xiàn)象。這些問題可能引發(fā)數(shù)據(jù)丟失、復(fù)位錯誤、設(shè)備鎖死等后果，嚴(yán)重干擾設(shè)備的正常運行，降低其可靠性，甚至導(dǎo)致設(shè)備損壞[1]。

目前，大多數(shù)芯片在設(shè)計時都內(nèi)置了高靈敏度的輸入端，通過感應(yīng)外部電容的變化來調(diào)整內(nèi)部檢測振蕩器的頻率，從而實現(xiàn)感應(yīng)觸發(fā)。這種感應(yīng)機制依賴于人體手指靠近芯片的感應(yīng)端，而人體是最大的靜電攜帶者，因此這類電路非常容易受到ESD的影響，導(dǎo)致功能失效。

本設(shè)計提出了一種新的電路結(jié)構(gòu)，能夠為芯片提供ESD保護(hù)，降低ESD對集成電路元件的影響。這種設(shè)計具有廣泛的應(yīng)用前景，有助于提高芯片的可靠性和穩(wěn)定性。

1 ESD 現(xiàn)象和測試模式

1.1 靜電現(xiàn)象

靜電作為一種電能形式，駐留于物體表層，源自正負(fù)電荷在局部區(qū)域的失衡。當(dāng)此類帶電物體與另一物體接觸時，由于兩者間存在靜電電位差，根據(jù)電荷中和法則，會發(fā)生電荷遷移，直至傳遞足夠電量以消除彼此間的電壓差[2]。在高速電荷運動過程中，往往會形成強大的電磁場、電流或電壓，這些在極端情況下可能導(dǎo)致物體受損。這一現(xiàn)象被稱為靜電放電，或簡稱為ESD（Electro-Static Discharge） [3]，它是對電子設(shè)備構(gòu)成威脅的重要因素之一。

1.2 ESD 的測試模式

ESD 的測試模式包含4 種，分別是對±VSS 和±VDD模式進(jìn)行測試，稱為PS模式（ALL TO VDD+） 、NS模式（ALL TO VDD-） 、PD模式（ALL TO VSS+） 、ND 模式（ALL TO VSS-） 。如圖1所示，測試時先隨機選中某一引腳，向其依次施加正向或負(fù)向ESD電壓，其余引腳懸空。只有當(dāng)該引腳在4種模式下依次通過某一電壓測試時，才被認(rèn)定該引腳的抗ESD能力達(dá)到該電壓。

在ESD 測試中，人體模型工業(yè)測試標(biāo)準(zhǔn)（HBMMIL-STD-883F 3.15.7） 被廣泛應(yīng)用。為了模擬實際電路在工作時可能遭遇的正向ESD電壓，我們在特定的測試引腳上施加正電壓，起始電壓和步進(jìn)電壓均為500V。在確保電路功能在ESD沖擊后依然完好的前提下，我們關(guān)注施加ESD電壓前后的電流-電壓曲線變化。這一變化通常通過包絡(luò)線法來評估。如果計算得出的相對包絡(luò)線差異小于15%，則認(rèn)為該曲線無明顯變化，表明該引腳能夠承受更高的ESD電壓。相反，如果相對包絡(luò)線差異超過15%，則表明該測試引腳已達(dá)到其ESD承受極限，此時，前一次施加的ESD 電壓即為該引腳所能承受的最高ESD電壓值。4種模式下分別可以測得4個最高ESD電壓，取最小值作為該引腳的最高ESD電壓。

2 ESD 保護(hù)結(jié)構(gòu)及其設(shè)計

2.1 ESD 保護(hù)結(jié)構(gòu)原理

為避免集成電路受靜電損害，電路中必須設(shè)計ESD保護(hù)結(jié)構(gòu)。這些結(jié)構(gòu)并非功能電路的一部分，而是為了避免集成電路中的工作電路模塊成為ESD的放電通路而遭到損毀。ESD保護(hù)結(jié)構(gòu)確保各引腳間的ESD通過低阻旁路安全引入電源，既能吸收電流，又能箝位電壓，從而保護(hù)工作電路免受過載損害。因此，ESD保護(hù)電路必須具備卓越的工作穩(wěn)定性，確保在靜電放電事件發(fā)生時能夠迅速且有效地響應(yīng)。

2.2 ESD 保護(hù)電路的設(shè)計原理

隨著超大規(guī)模集成電路工藝的發(fā)展，對ESD保護(hù)能力的要求越來越高，因此設(shè)計合適的ESD保護(hù)結(jié)構(gòu)至關(guān)重要。各種ESD保護(hù)結(jié)構(gòu)展現(xiàn)出不同的靜電防護(hù)效能，因此在設(shè)計ESD防護(hù)電路時，應(yīng)確保電路能夠迅速構(gòu)建一條從壓焊點直通地面的低阻抗通道，以便有效且迅速地疏散壓焊點累積的靜電荷。同時，設(shè)計還需確保壓焊點的電壓水平始終低于被保護(hù)電路所能承受的擊穿電壓閾值，從而保護(hù)電路的安全[4]。

在電路正常運作時，設(shè)計應(yīng)維持高阻抗與小電容的狀態(tài)，以最大限度地減少因增設(shè)ESD保護(hù)電路而對I/O信號傳輸造成的延時影響，確保電路的正常工作性能不受顯著干擾。同時，在設(shè)計ESD保護(hù)電路時，應(yīng)全面提升所有引腳的ESD故障臨界電壓，以確保整個芯片在面對ESD沖擊時，能夠獲得全方位的保護(hù)。

設(shè)計ESD保護(hù)電路時，首要任務(wù)是確保電路自身具備足夠的抗ESD能力。在芯片正常工作期間，ESD 保護(hù)電路應(yīng)處于非激活狀態(tài)，以確保對I/O信號的傳輸不造成干擾，從而保障芯片內(nèi)部數(shù)據(jù)流通的順暢與高效。為了控制芯片成本，ESD保護(hù)電路面積應(yīng)盡可能小，同時具有足夠的ESD保護(hù)能力，因此，設(shè)計時需優(yōu)化版圖面積，巧妙利用芯片的空余面積。

在設(shè)計中，防止“閂鎖效應(yīng)”是一個重要的考慮因素。閂鎖效應(yīng)可能導(dǎo)致芯片內(nèi)部電路發(fā)生不可逆轉(zhuǎn)的損壞[5]。為避免這種情況，可以采取多種措施，例如將輸出級的P管和N管分隔開一定距離，并在其間加入“保護(hù)環(huán)”，以阻止閂鎖效應(yīng)的發(fā)生，確保電路穩(wěn)定。

在版圖布線時，須對ESD通路的走線寬度和打孔數(shù)量進(jìn)行合理規(guī)劃。走線寬度足夠大可以降低電阻，有利于ESD電流的順暢流動。而打孔則能減少信號線間的阻抗，進(jìn)一步提高ESD保護(hù)能力

此外，為防止ESD大電流通過時金屬線因過熱而干擾電路的正常運行，需確保工作電路的走線與ESD 保護(hù)結(jié)構(gòu)的走線保持獨立，避免“共線”情況的發(fā)生。即使兩者服務(wù)于同一信號線，也應(yīng)采取分線布局的策略。同時，在采用CMOS工藝設(shè)計ESD保護(hù)電路時，應(yīng)秉持成本控制與效率提升的原則，力求減少不必要的工藝步驟與掩膜版數(shù)量。

3 全芯片ESD 保護(hù)結(jié)構(gòu)

3.1 全芯片ESD 結(jié)構(gòu)設(shè)計原則與優(yōu)化策略

在本設(shè)計中，首要目標(biāo)是確保電路在遭遇ESD事件時能夠穩(wěn)定、安全地工作。為此，設(shè)計策略主要集中在以下幾個方面：

1） 線寬及電阻。當(dāng)ESD事件發(fā)生時，大量電流會迅速通過VDD和VSS走線。如果走線電阻較大，根據(jù)歐姆定律，這將在走線上產(chǎn)生較大的電壓降。電壓降過大會導(dǎo)致芯片內(nèi)部電路承受過高的電壓，從而可能引發(fā)電路損壞或功能失效。電流通過電阻時會產(chǎn)生熱量，根據(jù)焦耳定律Q=I2Rt，電阻R 越大，產(chǎn)生的熱量Q 就越多。在ESD事件中，由于電流非常大且作用時間短，如果走線電阻大，將產(chǎn)生大量熱量，可能引發(fā)芯片局部過熱甚至燒毀[6]。為了降低ESD事件時可能產(chǎn)生的電壓降和熱量，應(yīng)盡可能減小VDD和VSS走線的電阻。根據(jù)歐姆定律 R=U/I，在集成電路中，走線的電阻R與其長度L、橫截面積A和材料的電阻率ρ有關(guān)，R=ρL/A。因此，當(dāng)走線長度和材料電阻率固定時，增加走線的寬度可以顯著減小其電阻。本設(shè)計在綜合考慮制造工藝和設(shè)計規(guī)則限制的前提下，將VDD和VSS 走線設(shè)計得盡可能寬，增加走線寬度以減小電阻。

2） VDD-VSS間電壓箝位結(jié)構(gòu)。電壓箝位結(jié)構(gòu)是一種電路設(shè)計，旨在將兩個節(jié)點之間的電壓差限制在預(yù)定的安全范圍內(nèi)。在集成電路中，當(dāng)遭遇ESD事件時，可通過添加ESD保護(hù)結(jié)構(gòu)電路來實現(xiàn)。當(dāng)電路遭遇ESD事件，VDD和VSS之間出現(xiàn)過電壓時，ESD保護(hù)電路會導(dǎo)通，將電壓箝位在安全水平，防止過高的電壓損壞芯片內(nèi)部的敏感電路[7]。在ESD事件中，大量的瞬態(tài)電流需要迅速從芯片內(nèi)部導(dǎo)出，以避免對電路造成損害。因此，設(shè)計需要在VDD和VSS之間提供一個低阻抗的電流泄放通道。本設(shè)計通過優(yōu)化電壓箝位結(jié)構(gòu)中的元件布局和尺寸來實現(xiàn)，以確保在ESD 事件發(fā)生時，電流能夠迅速、有效地通過該通道泄放，從而減小電壓波動和熱量積累。為提升電路的ESD 防護(hù)能力，本設(shè)計采取在芯片的邊緣布置多個VDD與VSS PAD（焊盤）。這些PAD不僅為芯片提供了更多的電源和地連接點，還增加了ESD電流的路徑選擇。當(dāng)ESD事件發(fā)生時，電流可以通過多個PAD分散泄放，降低了單一路徑上的電流密度和溫度上升，從而提高芯片的抗ESD能力。

3） 內(nèi)外部走線規(guī)則。在集成電路設(shè)計中，將外圍保護(hù)結(jié)構(gòu)的電源及走線與內(nèi)部走線分開是一個重要的布局原則。因為ESD事件發(fā)生時，大量的瞬態(tài)電流需通過外圍保護(hù)結(jié)構(gòu)進(jìn)行泄放，以避免對內(nèi)部電路造成損害。如果外圍保護(hù)結(jié)構(gòu)的電源及走線與內(nèi)部走線緊密交織或共用，那么ESD電流可能會通過內(nèi)部走線傳播，導(dǎo)致內(nèi)部電路受到干擾或損害。本設(shè)計將外圍保護(hù)結(jié)構(gòu)的電源及走線與內(nèi)部走線分開，可以有效地隔離ESD電流的傳播路徑，保護(hù)內(nèi)部電路免受ESD 電流的侵害，同時還可以降低內(nèi)部電路的噪聲和串?dāng)_，提高電路的整體性能。為保證芯片的抗ESD能力，本設(shè)計將外圍ESD保護(hù)結(jié)構(gòu)均勻分布。在版圖設(shè)計中，如果ESD保護(hù)結(jié)構(gòu)存在局部集中，則當(dāng)ESD事件發(fā)生時可能會成為電流集中的區(qū)域，導(dǎo)致局部過熱、燒毀等問題。通過均勻設(shè)計外圍ESD保護(hù)結(jié)構(gòu)，可以確保ESD電流在芯片上均勻分布，降低局部電流密度和溫度上升，以提高芯片的抗ESD能力，延長芯片壽命，增加可靠性。

4） 對電路特性的影響。在ESD保護(hù)結(jié)構(gòu)發(fā)揮其防護(hù)功能的同時，也需留意其可能對電路其他特性造成的潛在影響，這些特性包括但不限于電路的運行速度、輸入信號的完整性以及輸出驅(qū)動能力等。保護(hù)結(jié)構(gòu)可能會引入額外的電容和電感，導(dǎo)致信號在傳輸過程中發(fā)生衰減或變形。因此，本設(shè)計在設(shè)計時盡量減小保護(hù)結(jié)構(gòu)對信號路徑的影響，確保信號的完整性和準(zhǔn)確性。保護(hù)結(jié)構(gòu)可能會增加電路的寄生電容和電阻，從而影響電路的速度性能。本設(shè)計選擇具有低寄生參數(shù)的保護(hù)元件，并優(yōu)化保護(hù)結(jié)構(gòu)的布局和尺寸。在輸出端添加保護(hù)結(jié)構(gòu)時，須確保保護(hù)結(jié)構(gòu)不會削弱輸出信號的驅(qū)動能力，本設(shè)計通過選擇合適的保護(hù)元件和調(diào)整保護(hù)結(jié)構(gòu)的尺寸來實現(xiàn)。

5） 阱與襯底。為更有效地實現(xiàn)VDD-VSS之間的電壓箝位及ESD電流泄放，本設(shè)計在外圍電路中盡量多地增設(shè)阱與襯底的接觸點，且保持N+與P+之間的間距統(tǒng)一。同時在VDD與VSS的PAD周邊精心布局了VDD-VSS 電壓箝位保護(hù)結(jié)構(gòu)，這不僅可以增強VDD-VSS模式下的ESD防護(hù)能力，同時也為I/O-I/O 模式提供了更為堅實的保護(hù)屏障，增強芯片的抗ESD 性能。

3.2 全芯片ESD 電路設(shè)計

ESD保護(hù)結(jié)構(gòu)在實際芯片中有多種形式，目前比較常用的保護(hù)結(jié)構(gòu)有：薄柵管保護(hù)、場管保護(hù)以及SCR保護(hù)等。這些ESD保護(hù)結(jié)構(gòu)都是在芯片的每一個輸入/輸出端添加大尺寸的ESD保護(hù)結(jié)構(gòu)用來泄放突發(fā)的ESD電壓，以達(dá)到保護(hù)芯片內(nèi)部電路的目的。但以上通常只能達(dá)到耐壓為0～1999 V水平，不足以保證芯片不受ESD電壓的損害。因此，要進(jìn)一步提高芯片的抗ESD能力，必須采用其他的保護(hù)結(jié)構(gòu)。本設(shè)計采用了一種全芯片ESD結(jié)構(gòu)，可以提高芯片耐壓，具有很高的穩(wěn)定性，具體結(jié)構(gòu)如圖2所示。

這種防護(hù)機制融合了兩種核心組成部分：ESD釋放與保護(hù)架構(gòu)，以及標(biāo)準(zhǔn)的二極管保護(hù)結(jié)構(gòu)。其中，ESD釋放與保護(hù)架構(gòu)包括RC網(wǎng)絡(luò)、兩個邏輯控制晶體管（MP與MN） 以及專門用于ESD電流疏散的晶體管TESD[8]。

ESD對電路的主要損害源自PN結(jié)的反向擊穿，這一過程不可逆，常導(dǎo)致電路發(fā)生漏電現(xiàn)象。當(dāng)VDD 網(wǎng)絡(luò)受到ESD沖擊時，初始時刻Vx為零，由于電容的固有屬性，其兩端電壓無法瞬間變化，這促使MP晶體管先行導(dǎo)通。隨著ESD電壓的逐漸上升，Vg端電壓也相應(yīng)增加。TESD晶體管被激活后，能夠?qū)SD電流導(dǎo)入地，TESD晶體管內(nèi)置的薄柵氧層起到了限制Vg電壓過度升高的作用，預(yù)防了柵氧層因電壓過高而損壞，確保了整體器件的安全[8]。在此過程中，RC網(wǎng)絡(luò)通過充電提升Vx端的電壓，限制Vg的上升幅度。RC 網(wǎng)絡(luò)的充電時間需確保在ESD能量完全釋放之前MN 晶體管能夠保持開啟狀態(tài)，這一時間窗口通常設(shè)定為約200 ns。同時，TESD晶體管需具備承載大電流的能力，因此其設(shè)計需包含足夠的寬長比以滿足這一要求。

該全芯片ESD保護(hù)架構(gòu)顯著增強了電路的靜電防護(hù)能力。隨著半導(dǎo)體技術(shù)邁入深亞微米時代，為防止熱載流子效應(yīng)的不利影響，MOS器件的源漏端普遍采用了淺摻雜技術(shù)。在圖2所示的TESD晶體管設(shè)計中，就融入了這種技術(shù)。當(dāng)TESD晶體管導(dǎo)通以釋放ESD電流時，大電流主要通過晶體管的表面流動，這種情況下，結(jié)深較淺的淺摻雜區(qū)域極易受損，進(jìn)而限制了這種結(jié)構(gòu)所能提供的防護(hù)能力。

如圖3所示，展示了經(jīng)過優(yōu)化的全芯片ESD保護(hù)結(jié)構(gòu)的版圖設(shè)計，特別是針對ESD電流釋放晶體管TESD的連接部分進(jìn)行了改進(jìn)，以提升整體性能。

優(yōu)化后的設(shè)計中，TESD晶體管的柵極接地，Vg與TESD晶體管的襯底相連，其余組件的結(jié)構(gòu)與參數(shù)則維持原狀。這一創(chuàng)新之處在于巧妙地引入了寄生的橫向NPN晶體管。當(dāng)VDD網(wǎng)絡(luò)遭遇ESD事件時，該設(shè)計能迅速響應(yīng)，驅(qū)動Vg電壓發(fā)生變化。由于電壓的存在，電子在襯底中遷移形成電流，此電流流經(jīng)襯底電阻后，可提升寄生NPN晶體管的基極電位，從而觸發(fā)其導(dǎo)通。此時，ESD電流主要通過寄生NPN晶體管在襯底內(nèi)流通，而非傳統(tǒng)的MOS管表面，因此TESD 晶體管本身并未直接開啟，而是利用其寄生的橫向NPN晶體管來疏導(dǎo)ESD電流。這種安排有效避免了LDD結(jié)構(gòu)因直接承受ESD電流而受損的風(fēng)險，從而顯著提升了該保護(hù)電路的ESD防護(hù)效能。

如圖2所示，當(dāng)電源引腳懸空而地引腳連接至低電平時，若缺乏全芯片的ESD保護(hù)電路，ESD電流可能會通過D1的寄生二極管發(fā)生反向擊穿而泄放。然而，引入本結(jié)構(gòu)后，ESD電壓首先會通過D2向VDD網(wǎng)絡(luò)充電，隨后這些電荷將經(jīng)過本保護(hù)結(jié)構(gòu)電路安全地導(dǎo)入地。這種新穎的ESD泄放路徑有效防止了D1寄生二極管發(fā)生反向擊穿。這種思路同樣適用于分析ND模式下的ESD防護(hù)機制，通過引導(dǎo)ESD電流沿預(yù)定路徑流動，以保護(hù)關(guān)鍵電路元件免受損害。

在圖3中，虛線框區(qū)域展示了經(jīng)過改良的全芯片ESD保護(hù)結(jié)構(gòu)的版圖布局，清晰標(biāo)注了邏輯控制晶體管MP、MN、RC 網(wǎng)絡(luò)以及核心元件——薄柵晶體管TESD的具體位置。此設(shè)計中，電容與其下方的阱電阻共同構(gòu)成了高效的ESD探測機制。從圖中可以直觀感受到，該保護(hù)結(jié)構(gòu)所占用的芯片面積僅略大于單個壓焊點的面積，即實現(xiàn)高效防護(hù)的同時，對芯片面積的占用成本極低。

4 仿真及結(jié)論

4.1 版圖設(shè)計仿真

本設(shè)計利用華大九天Aether軟件實現(xiàn)仿真。圖4 為單元ESD保護(hù)結(jié)構(gòu)TESD邏輯電路圖，圖5為單元ESD保護(hù)結(jié)構(gòu)TESD版圖。在該保護(hù)電路中，為保護(hù)芯片防止被外部超大電流擊穿，電路盡量保證線網(wǎng)充分連接，盡量使用頂層金屬，同時將保護(hù)環(huán)設(shè)計得盡可能厚，并且使用N 型和P 型組合成的雙環(huán)或多環(huán)結(jié)構(gòu)。

4.2 版圖設(shè)計驗證與結(jié)論

Aether軟件可以實現(xiàn)電路功能的驗證。圖6展示了單元TESD的版圖驗證，圖7為LVS驗證，軟件上提示驗證通過。通過模擬和實驗驗證，該結(jié)構(gòu)在不同ESD條件下性能穩(wěn)定可靠，并能夠滿足相關(guān)標(biāo)準(zhǔn)和規(guī)范的要求。電路也成功通過人體模型工業(yè)測試標(biāo)準(zhǔn)HBM MIL-STD-883F 3.15.7測試，ESD耐壓值可達(dá)到4 500 V以上。

該ESD保護(hù)結(jié)構(gòu)能夠有效地識別和響應(yīng)ESD事件，通過提供低阻抗的電流泄放路徑，將靜電電荷迅速導(dǎo)入地，防止其對芯片內(nèi)部電路造成損害，并具有足夠的電流處理能力。

該ESD保護(hù)結(jié)構(gòu)應(yīng)與芯片內(nèi)部電路充分隔離，以防止ESD事件對內(nèi)部電路產(chǎn)生干擾或損害。保護(hù)結(jié)構(gòu)的引入沒有降低芯片的速度、功耗或其他關(guān)鍵性能指標(biāo)，實現(xiàn)了ESD保護(hù)性能和芯片整體性能之間的平衡。

綜上所述，該芯片ESD保護(hù)結(jié)構(gòu)具有高效的靜電放電泄放能力、良好的隔離性能，且對芯片整體性能影響小。同時，該結(jié)構(gòu)已經(jīng)過嚴(yán)格的測試與驗證，能夠確保芯片在靜電事件下的可靠性和穩(wěn)定性，具有一定的應(yīng)用價值。