張福洪，羅晚會，楊小海

(杭州電子科技大學通信工程學院，杭州 310018)

在現(xiàn)代電子技術的設計與開發(fā)過程中.特別是在通信、雷達、航空、航天以及儀器儀表等領域，都需要進一步提高一系列高精度、高穩(wěn)定度的頻率源的頻率精度，頻率合成器是無線通信設備中的一個重要組成部分，其設計的優(yōu)劣直接影響到通信設備的性能。

由于數(shù)字預失真(DPD)技術是對信號進行非線性處理，通常預失真后的信號帶寬為原始信號帶寬的5 ～7倍，這樣DPD算法才能在最大程度上發(fā)揮性能。由此應選擇恰當?shù)纳献冾l和下變頻方案及相應的時鐘方案，以確保信號的質量。本文結合新型PLL頻率合成器ADF4157 設計一款適用于數(shù)字預失真系統(tǒng)本振時鐘的頻率合成器， 方便地實現(xiàn)DPD系統(tǒng)上下變頻所需要的時鐘。

1 PLL頻率合成器ADF4157簡介

ADF4157[1]芯片是美國ADI公司推出一款全新的具有高分辨率，小數(shù)分頻的PLL頻率合成器(FNPLL)，內部結構如圖1。

圖1 ADF4157內部結構

其內部集成1個小數(shù)N分頻的頻率合成器，具有25 bit固定模數(shù)，在6 GHz實現(xiàn)亞赫茲頻率分辨率。1個參考時鐘輸入端且輸入范圍為10 MHz到300 MHz， 2個RF預分頻輸入端RFINA/RFINB，一個參考輸入頻率倍增位D和一個參考輸入2分頻位T，低噪聲數(shù)字鑒相器，精密電荷泵(CP)，可編程參考除法器， ADF4157小數(shù)分頻有多種實現(xiàn)方式，本文采用Σ-Δ小數(shù)頻率合成器實現(xiàn)方式，且ADF4157內置周跳減少電路，在不需要對環(huán)路濾波器進行更改的情況下實現(xiàn)了更快速鎖定。這種小數(shù)N分頻的PLL頻率合成器適合用于需要低相位噪聲和超精細控制分辨率的應用，最大的特點是在參考頻率不變的情況下，比任何單環(huán)NPLL可以有更小的步進變化，通過提供鑒相頻率既可增加環(huán)路帶寬、加強反饋、加快頻率轉換時間，又可降低與大分頻比N有關的參考相位噪聲的倍乘，從而可獲得比NPLL環(huán)路更好的噪聲性能，提高了頻譜純度。按照FNPLL頻率合成器的方法，得到的輸出信號頻率不必是參考信號頻率的整數(shù)倍，也可以是小數(shù)倍。小數(shù)頻率合成器輸出頻率精度由參考信號頻率和小數(shù)頻率合成器的分辨位數(shù)決定，所以ADF4157支持高頻率的參考信號的同時可以獲得很高輸出頻率精度。

2 DPD系統(tǒng)本振時鐘設計與實現(xiàn)

2.1 DPD時鐘的總體方案介紹

基于Xilinx IP核的數(shù)字電視發(fā)射機中數(shù)字預失真技術方案的硬件平臺主要有兩部分組成：預失真基帶單元和預失真時鐘單元。本時鐘單元為小數(shù)頻率合成方案，所合成的頻率精度高，頻率高，頻率合成器所涉及有PLL(鎖相環(huán))以及PLL+DDS(鎖相環(huán)+直接數(shù)字頻率合成)等合成原理。主要產生的頻率為DVB-T時鐘頻率30.24 MHz， ADC采樣時鐘90.72 MHz， DAC采樣時鐘362.88 MHz， FPGA工作頻率90.72 MHz，射頻路上下變頻頻率的發(fā)射端第一級本振1 973.16 MHz、接收端第二級本振1 927.80 MHz、發(fā)射端第二級本振與接收端第一級本振2 482.44 MHz。

整個時鐘板功能主要是由 10 MHz晶振、AD9516、LPF構成的一個類似PLL的環(huán)路來實現(xiàn)的。其詳細的實現(xiàn)框圖見圖2。

整個時鐘方案主要由兩大部分組成，時鐘分配器和PLL頻率合成器，時鐘分配器采用ADI公司的AD9549[2]和AD9516[3]， PLL頻率合成器采用ADI公司的整數(shù)N分頻ADF4106[4]和ADF4360[5]及小數(shù)N分頻ADF4157。

圖2 預失真時鐘板頻率合成框圖

本方案中的PLL頻率合成器ADF4157 需要以AD9516送過來的fREF=181.44 MHz作為參考頻率，合成發(fā)射端二級本振上變頻頻率和接收端一級本振下變頻頻率2 482.44 MHz，由于它要產生上下變頻的本振信號，要求輸出功率比較大，故在它所構成的PLL環(huán)路中加了一個集成運放，以提高外部VCO的輸出功率，以致于滿足預失真板上混頻器的本振功率要求，且要增加一個功分網絡將一路輸出分成兩路。

ADF4157內部小數(shù)N分頻，通過Σ-Δ調制方式再結合頻率合成器的環(huán)路低通濾波器輸出低的相位噪聲和更高的頻率精度，本文ADF4157模塊的鑒相頻率為 2.835 MHz， 輸入參考頻率是 181.44 MHz，則步進頻率為fPHD/225=0.084 489 6 Hz，輸出頻率分辨率(頻率精度)為fREF/225=5.0473 Hz。用在DPD系統(tǒng)的接收機和發(fā)射機的上變頻和下變頻部分中，用來實現(xiàn)本振。

2.2 ADF4157內部主要寄存器配置

ADF4157所有寄存器的控制是通過簡單的三線接口進行的，如圖3。

圖3 ADF4157 PLL頻率合成器的串行控制接口

控制接口由時鐘CLOCK，數(shù)據DATA，加載使能LE構成。加載使能LE的下降沿提供起始串行數(shù)據的同步。串行數(shù)據先移位到PLL頻率合成器的移位寄存器中，然后在LE的上升沿更新內部相應寄存器，注意到時序圖中有兩種LE的控制方法。另外，需要注意的是對PLL芯片的寄存器進行寫操作時，需要按照一定的次序來寫，具體請參照芯片資料中的描述。

ADF4157通過INT與FRAC寄存器配置N分頻器， N=INT+(FRAC/225)，圖2中的環(huán)路濾波器(LPF)的作用是濾除鑒相器輸出信號的高頻成分和噪聲，并將鑒相器的輸出電流轉化為電壓送到VCO的輸入端，以控制VCO的輸出頻率。同時將VCO輸出頻率經過N分頻后反饋給鑒相器。鑒相器的作用是對反饋頻率和參考鑒相頻率進行比較，當鑒相器兩個輸入信號的相位同步時， VCO的輸出頻率就是要鎖定的頻率。 PLL的R， INT， FRAC寄存器通過合理配置使外部VCO工作在2 482.44 MHz輸出，將其快速鎖定鎖相模塊。其關系式為

由(1)， (2)得

Design of Shore Power Supply Supervisory and Control System……………GUO Shengjun, ZHENG Xiaoming, CHEN Yunyu(3·29)

由于N分頻的Σ-Δ調制器速度的限制fPHD最大為32 MHz。 FRAC取0到225-1， D、T取0或1，R取1到32， INT可取23到4095，通過ADI公司設計的 ADF4157 Evaluation Software ADF_FRAC_REC3[6]軟件進行 R， INT和各個分頻器合理的設置。由于fREF為181.44 MHz由AD9516時鐘分配器輸出， R選32， fPHD=2.835 MHz， D取0， T取1。

將上述數(shù)據都轉化為十六進制數(shù)可得到其配置數(shù)據。最終將外部VCO輸出的時鐘信號，通過環(huán)路濾波器輸入到數(shù)字預失真系統(tǒng)的上下變頻模塊作為本振時鐘。

2.3 測試結果

2.3.1 ADF4157相位噪聲仿真

相位噪聲是影響頻率合成器性能的重要指標[7]，主要來自鎖相環(huán)各組成部分的相位噪聲，分別為VCO相位噪聲，參考輸入頻率相位噪聲， PLL芯片相位噪聲，環(huán)路濾波器相位噪聲。根據數(shù)字預失真系統(tǒng)上下變頻本振頻率要求， VCO輸出頻率2 482.44 MHz，參考輸入頻率為181.44 MHZ， 鑒相頻率2.835 MHz，由于VCO控制電壓(14 V)超出了Vp電壓(5 V)，所以鎖相環(huán)環(huán)路濾波器采用有源濾波器，放大器為 OP184， 環(huán)路帶寬選擇為84 kHz，VCO選擇 SCD-160(UMX-160-D16)通過 ADIsim-PLL[8]軟件仿真如圖4。

圖4 相位噪聲

可以看出，在低的偏離頻率處，參考源的噪聲是頻率合成器輸出噪聲的主要來源，在高的偏離頻率處， VCO相位噪聲成為影響頻率合成器總的相位噪聲主要因素，在10 kHz時總的相位噪聲為-89.256 0 dBc/Hz，性能較好。

影響鎖相環(huán)頻率合成器鎖定時間最主要的因素是環(huán)路帶寬和相位裕量。環(huán)路帶寬越寬鎖定時間越快，但其濾波效果差。 ADF4157在參考輸入頻率為181.44 MHz，鎖相環(huán)VCO輸出2 482.44 MHz，鑒相頻率為2.835 MHz，環(huán)路帶寬選擇為84 kHz，相位裕量47°，在45.54 μs的時候，鎖相環(huán)基本上達到鎖定，通過ADIsimPLL軟件仿真如圖5。

圖5 84 kHz時鎖定時間

在圖6中環(huán)路帶寬為200 kHz其他條件不變，24.05 μs的時候，鎖相環(huán)基本達到鎖定。進一步證明環(huán)路帶寬越寬鎖定時間越快，但其濾波效果更差。

圖6 200 kHz時鎖定時間

2.3.3 ADF4157輸出頻譜圖

采用此本振頻率時鐘方案，系統(tǒng)整體性能也較為理想， PLL頻率合成器ADF4157產生的本振頻率經過頻譜分析儀測試頻率合成器輸出信號，輸出信號頻率為2 482.44 MHz，信號功率為-2.5 dBm左右，在40 MHz的窄帶范圍內沒有明顯的雜散存在，滿足預失真系統(tǒng)上下變頻本振信號頻率要求，經過調試匹配等優(yōu)化措施輸出頻譜圖如圖7。

圖7 ADF4157輸出頻譜圖

2.3.4 時鐘板實物圖

我們采用Cadence Allegro PCB Editor15.5繪制出整個時鐘方案的PCB圖[9]，時鐘板為4層板，頂層和底層是信號層，中間兩層是地層和電源層，鑒于時鐘線的布線要求，時鐘線應盡量短而粗，采用差分走線，保證信號完整性[10]。經過合理布局，繪制的PCB電路圖如圖8。

圖8 時鐘方案實際PCB圖

3 結束語

鎖相式頻率合成器是現(xiàn)代在應用最廣泛的一種頻率合成器，而分數(shù)數(shù)字鎖相頻率合成技術作為一種很有前途的鎖相頻率合成技術，備受大家的關注，本文介紹了基于FNPLL的ADF4157數(shù)字預失真系統(tǒng)本振頻率以及相應的時鐘方案設計，確保預失真系統(tǒng)信號質量。 ADF4157具有低的相位噪聲，更高的頻率分辨率，快速鎖定，在參考輸入頻率不變情況下，比一般單環(huán)NPLL具有更小的步進變化等特點，對今后的設計類似功能的頻率合成器具有很高的參考價值。

[ 1] ADF4157 DataSheet[ R] .Analog Devices Inc， 2007.

[ 2] AD 9549 DataSheet[R] .Analog Devices Inc， 2007.

[ 3] ADI公司的AD 9516用戶手冊[S].2007.

[ 4] ADF4106 DataSheet[ R] .Analog Devices Inc， 2005.

[ 5] ADF4360 DataSheet[ R] .Analog Devices Inc， 2006.

[ 6]ADF4157 Evaluation Software[ EB/OL] .http：//www.analog.com/en/rfif-components/pll-synthesizersvcos/products/eb_PLL_download_software/fca.htm l.

[ 7] 張福洪，陶士杰，欒慎吉.鎖相式頻率合成器相位噪聲分析與設計[ J] .電子器件， 2009， 32(3)：6.

[ 8] ADIsimPLL Version 3.1Software[ EB/OL] .http：//www.analog.com/en/rfif-components/products/ADIsimPLL_thankyou/fca.htm l.

[ 9] 周潤景，袁偉亭，劉曉斌.Cadence PCB設計與制作[ M] .北京：電子工業(yè)出版社， 2005， 4.

[ 10] 布魯克斯(美)著.劉雷波，趙巖，譯.信號完整性問題和印制電路板設計[ M] .北京：機械工業(yè)出版社， 2005， 8.