魏芳偉，張 鷹

(電子科技大學，成都 610054)

1 引言

在數(shù)字集成電路中存儲器占據(jù)了整個芯片大部分的面積和功耗，存儲器功耗的降低會使整個芯片的功耗大幅降低。近年來，靜態(tài)存儲器(SRAM)被廣泛應用于便攜設(shè)備中，高速低功耗成為SRAM 發(fā)展的 必 然 趨 勢［1－2］。CMOS 尺 寸 深 亞 微 米 化為SRAM 工作電壓的不斷降低提供了條件，隨之功耗也在不斷下降。為配合芯片設(shè)計，通常SRAM 可在幾種電壓條件下工作。由于傳統(tǒng)自定時電路的限制，要保證SRAM 在這些允許電壓的范圍內(nèi)均可工作，就需使最低電壓下的Vdb達到靈敏放大器(SA)可放大電壓的最小值(即靈敏度)以上。最大位線電位差與最小點位差相差較大，就會影響SRAM 在其余電壓下的速度。

圖1 更為準確的描述了這個問題。這是40nmSRAM的后仿結(jié)果。在0.7V的工作電壓下，位線電位差為48mv 左右;在1.1V的工作電壓下，位線電位差為57mV。為使其在正常工作電壓1.08V下速度盡可能快，將SRAM的Vdb設(shè)計成最小值57mV，由圖1 可以看出，在正常工作電壓下Vdb滿足了SRAM的工作條件，但在低壓下隨VDD 降低Vdb急劇下降。實際測試結(jié)果表明在最壞條件下，VDD=1V時80%的SRAM 不能工作;而VDD=0.9V時，SRAM 全部不能工作。若要增大SRAM的工作范圍，就需在正常工作電壓下留出足夠多的Vdb余量，以保證其在預定低壓下也可以工作，但這樣又一定會影響SRAM 在常壓下的存取速度。SRAM的最低工作電壓與常壓下的存取速度成為一對矛盾。

2 自定時電路

這種矛盾的產(chǎn)生與控制SA 使能信號的tracking path 電路密切相關(guān)。tracking path 產(chǎn)生圖3 中的Delay Time 并控制內(nèi)部時鐘intclk的時鐘沿翻轉(zhuǎn)。而intclk翻轉(zhuǎn)致使WL 關(guān)閉，靈敏放大器使能信號(SAE)有效，讀出存儲單元內(nèi)數(shù)據(jù)。SRAM 讀取時間(Access Time)主要消耗在位線放電過程中［3］，即由tracking path 控制的Delay Time。過早開啟SA，可能導致Vdb不夠大，SA 不能準確讀出數(shù)據(jù);過晚開啟SA，讀周期增長，SRAM 速度受到影響。此外，SA開啟時間過長也會增加功耗。因此，tracking path的設(shè)計對于實現(xiàn)SRAM 高速低功耗就顯得尤為重要。理想tracking path 產(chǎn)生的延時應是電壓、工藝和溫度等因素的弱函數(shù)。使Vdb恒定。tracking path 電路原理示意圖如圖2 所示，它可以抽象為一段反相器鏈，其中bitcell為基本存儲單元。Tracking path 中的反相器為電路提供延時。對于單個反相器，用最大導通電流的一半作為平均電流且為對稱設(shè)計時，延時Td由(1)式給出:

圖1 后仿SRAM的Vdb 與VDD 關(guān)系

圖2 電路原理示意圖

其中Tdr為上升沿延時，Tdf為下降沿延時，VDD為電源電壓，VTH為晶體管閾值電壓。上式兩端對VDD求導得到(2)式

對于Vdb，可近似為位線放電過程，將放電時間Td和讀電流(Iread)代入得(4)式

圖3 SRAM 讀操作時序圖

其中n為反相器鏈中反相器的個數(shù)，Iread為讀電流，VTC為存儲單元傳輸管的閾值電壓。M=nCLKN/(CBLK)為常數(shù)，對于已設(shè)計好的存儲單元，VTC為恒定值。由(4)式可知，當VTH=VTC時，Vdb為以M1為斜率的VDD的一次函數(shù)。當VTH≠VTC時，平方項成為影響Vdb主因，可利用調(diào)整VTH減弱VDD對Vdb的影響。VTH大于VTC時，Vdb增大;反之，減小。另一方面，當VTH增大時，由(2)式可知，M 絕對值增大，即隨VDD降低，HVT tracking path的延時增速會大于LVT的。因為恒定電壓下Iread為恒定值，所以采用HVT tracking path 會使Vdb在低壓下有所增加。

3 仿真結(jié)果

綜合上面的討論，對原有SRAM 做了改進，將原有tracking path 換為HVT 延時鏈(將LVT 晶體管改為HVT 晶體管)。單口同步SRAM 大小為36KB(X256Y4D36)，采用40nm 工藝水平，其結(jié)構(gòu)如圖2所示，存儲單元為標準六管單元。仿真采用SMIC40nm 技術(shù)文件，仿真工具為Ultrasim，仿真條件為SSCorner(nmos slow pmos slow)125℃，仿真結(jié)果如圖4－5 所示。

圖4 中給出了高閾值(HVT)延時鏈與低閾值(LVT)延時鏈的延時跟隨電壓的變化圖，兩種延時單元在1.2V時的延時均為0.3ns。當在低壓段(0.7V～1V)時，HVT 延時鏈的延時增速明顯大于LVT 晶體管組成的延時鏈;當在高壓段(1.1V～1.4V)時，兩種延時鏈延時基本相同。與(2)式給出的結(jié)果基本相符。

由圖5 可以看出，兩種SRAM 讀取時間(Ta)基本相同，均隨電壓降低呈增大趨勢。HVT SRAM 在0.7V～1.1V 下Vdb 幾乎不變，波動幅度只有20%，而LVT SRAM的Vdb 波動幅度達到了147%。若保證SRAM 在0.7V時也可正常工作，需將低壓下Vdb保持在50mV 以上，這種情況下HVT tracing path SRAM 常壓下的性能將優(yōu)于LVT的。

圖4 HVT 延時鏈與LVT 延時鏈對比

圖5 LVT SRAM 與HVT SRAM 對比圖

4 分析總結(jié)

針對40nm 工藝下的SRAM，提出了一種tracking path 設(shè)計，將tracking 路徑上的邏輯部分采用HVT 晶體管，有效增加了位線電壓差而基本不影響Ta。為SRAM 在低壓下能夠正常工作，同時提高常壓下存取速度提供了可能。

［1］Takahashi O，White M，Asano T，et al.A 4.8GHz Fully Pipelined Embedded SRAM in the Streaming Processor of a CELL Processor［J］.ISSCC Session 2005(1):486－612.

［2］易興勇，李海軍，陳杰.90nm 工藝SOC 芯片多閾值低靜態(tài)功耗設(shè)計［J］.半導體技術(shù)，2007，32(9):812－815.

［3］Andrei Pavlov.Manoj Sachdev CMOS SRAM Circuit Design and Parametric Test in Nano－Scaled Technologies［M］.Springer，2008.