朱坤順,楊紅官,樊曉華,喬樹山

(1.湖南大學物理與微電子科學學院,長沙410082;2.中國科學院微電子研究所,北京100020)

無線通信中的低功耗維特比譯碼器設(shè)計

朱坤順1,楊紅官1,樊曉華2,喬樹山2

(1.湖南大學物理與微電子科學學院,長沙410082;2.中國科學院微電子研究所,北京100020)

針對無線通信中低功耗維特比譯碼器設(shè)計結(jié)構(gòu)復雜的問題,提出一種四級流水串并結(jié)合的(2,1,9)低功耗維特比譯碼器。該譯碼器采用改進的加-比-選(ACS)單元,以降低硬件復雜度,在提高時鐘運行速率的基礎(chǔ)上減少運行功耗。幸存路徑存儲單元采用改進的路徑相消方法,減少譯碼器的輸出延遲,提高譯碼效率。性能分析結(jié)果表明,基于TSMC 0.18 μm CMOS邏輯工藝,在1.62 V,125℃操作環(huán)境下,該譯碼器數(shù)據(jù)最大速度為50 MHz,自動布局布線后的譯碼器芯片面積約為0.212 mm2,功耗約為23.9 mW。

維特比譯碼器;低功耗;加-比-選;路徑度量存儲;路徑相消;幸存路徑

1 概述

在無線通信中,數(shù)據(jù)的傳輸過程總會受到各種噪聲和電磁的干擾,使得接收到的信息有一些錯誤的傳輸。為了保證較高的糾錯能力,卷積碼編碼被廣泛應用于數(shù)字通信發(fā)送器,如WiFi、GSM、CDMA等。相應的,在無線通信接收器中,維特比譯碼器成為了卷積碼譯碼恢復與校正數(shù)據(jù)為原始數(shù)據(jù)的關(guān)鍵部分。

維特比譯碼是在1967年由Viterbi提出的一種最大似然譯碼算法[1]。它已成功應用于各種場合,如CDMA、GSM、衛(wèi)星、深空通信、無線局域網(wǎng)、演講識別、關(guān)鍵詞識別、計算語言學和生物信息學等, IEEE 802.11協(xié)議標準是維特比譯碼器最典型的應用[2]。本文在低功耗的基礎(chǔ)上,設(shè)計了(2,1,9)維特比譯碼器,提高了譯碼器的工作頻率。

2 維特比譯碼算法與結(jié)構(gòu)

維特比譯碼是一種最大似然卷積碼譯碼。在維特比譯碼器中,卷積碼編碼的接收信號通常被噪聲損壞,本文通過計算路徑的對數(shù)似然函數(shù),將可能的估計序列與接收到序列的漢明距離或歐氏距離度量進行比較,在樹狀圖或網(wǎng)格圖中選擇一條最小路徑的狀態(tài),從該狀態(tài)中估計出輸入最可能的序列編碼。

本文設(shè)計選用(2,1,9)維特比譯碼,其糾錯性能優(yōu)異,在IEEE 802.11協(xié)議標準中得到廣泛的使用。(2,1,9)維特比譯碼生成多項式選擇為(753,561)8,圖1為(2,1,3)維特比譯碼器的網(wǎng)格圖[3],假設(shè)接收到的二位碼元數(shù)據(jù)為(00,11,10,10,00),通過維特比譯碼后,輸出一位二進制數(shù)據(jù)為(0,1,1,0,1)。具體過程如下,首先定義接收的起始狀態(tài)為00,接著由起始點出發(fā),每輸入一個數(shù)據(jù),計算每一個狀態(tài)分支路徑的度量值(圓圈內(nèi)即該狀態(tài)的度量值),分支路徑的度量值即漢明距,圖中實線表示輸入數(shù)據(jù)為0,虛線表示輸入數(shù)據(jù)為1,當?shù)竭_最大約束長度,每個狀態(tài)節(jié)點將開始重復出現(xiàn)這4種狀態(tài)。

圖1 (2,1,3)卷積碼網(wǎng)格

一般的維特比譯碼器主要包括4個基本組成部分[4]:路徑生成單元(Branch Metric Unit,BMU),加-比-選單元(Add-compare-select,ACS),路徑存儲單元(Path Metric Memory,PMM),以及幸存路徑存儲單元(Survivor Memory Unit,SMU)。

2.1 路徑生成單元BMU設(shè)計

每當接收到一條新支路的一組2個量度值(硬判決時為2 bit),路徑生成單元就對網(wǎng)格圖中每一條不同的支路確定一個新的量度值[5]。對R=1/2碼來說,每次將有2個不同的量度值。在軟判決維特比譯碼時,支路量度值不但隨支路不同而異,而且還與接收信號的量化值有關(guān)[6]。為了簡化設(shè)計,本文采用硬判決設(shè)計。在設(shè)計過程中,(2,1,9)維特比譯碼器將產(chǎn)生28即256個狀態(tài),對應512個分支,為在滿足速度的同時又達到低功耗的目的,本文采用256種狀態(tài)4級流水64種狀態(tài)串結(jié)合的方法,如圖2所示,設(shè)計中的BMU單元由8個度量分支單元形成譯碼器的512個分支狀態(tài)。

圖2 4路ACS單元

2.2 加-比-選單元ACS設(shè)計

加-比-選單元是維特比譯碼的核心運算單元[7],它主要將支路量度與以前所存儲的路徑量度相加,然后對匯聚到同一節(jié)點外的支路進行路徑量度比較,選擇一條路徑量度最小的路徑保留,作為到達該狀態(tài)的幸存路徑,并且更新該狀態(tài)的度量值,并輸出最終的判決比特。

如圖2所示,本文將維特比譯碼器的256個狀態(tài)4級流水形成4個ACS單元[7-8],每個ACS單元包括加法器、比較器和路徑度量存儲單元。從圖中可以看出,在路徑度量mm0移位存儲更新后,分別與2路分支路徑bm0與bm4相加,通過比較器com0選擇出較小的幸存路徑,存入存儲單元mm0,循環(huán)執(zhí)行。最后,隨著每輸入一個數(shù)據(jù),從mm0,mm1,mm2, mm3的路徑度量值中選擇最小路徑譯碼輸出。

在路徑度量存儲設(shè)計過程中,由于采用4級流水64種狀態(tài)串并執(zhí)行的方法,路徑存儲單元需要不斷進行存儲更新,因此根據(jù)0＜N≤7、N=8、N=9以及N≥10的不同情況對路徑的存儲更新單元進行分析,由維特比譯碼原理可知,當N≤9時,存儲路徑度量只對支路度量值執(zhí)行加法運算,不進行比較[9],只有到N≥10,即256個狀態(tài)出現(xiàn)蝶形分支時,才進行路徑度量比較,因此,由圖3可知,當0＜N≤7、N= 8、N=9以及N≥10時,每輸入一個數(shù)據(jù),分別需要64,128,256和512個寄存器對存儲狀態(tài)的路徑度量值移位存儲更新;這樣的方法使得譯碼器在N≥10的情況下,對每一次輸入的數(shù)據(jù),節(jié)省大量路徑存儲寄存器,從而達到本設(shè)計中低功耗的目的[10]。

圖3 路徑度量存儲分布

由于在存儲路徑度量更新值與分支度量相加的過程中,路徑度量的狀態(tài)與分支的狀態(tài)并不對應,因此在輸入第i個數(shù)據(jù)時,路徑度量寄存器的值均需要移位更新,并通過t條門控制線控制狀態(tài)(2t(1,2t),其中,1＜t≤32,使支路分支路徑值與路徑存儲更新值對應相加。如圖4所示。

圖4 路徑度量存儲的更新

在第0個～第31個狀態(tài),先使mm0(i)的路徑存儲更新移位,然后使用前16條門控制線,控制路徑路徑更新值與路徑分支bm0～bm1,bm2～bm3,…, bm30～bm31對應相加得到 mm0(i+1);而在第32個～第63個狀態(tài)中,路徑存儲mm0(i)的存儲值無需移位,使用后16條門控制線,控制路徑度量存儲值與bm32～bm33,…,bm34～bm35,bm62～bm63對應相加得到mm1(i+1)。

2.3 幸存路徑存儲單元SMU的設(shè)計

在幸存路徑存儲單元中,可使用回溯譯碼、寄存器交換和路徑相消3種方法,回溯追蹤方法(TB)是比較好的方法,尤其應用維特比譯碼[11]。為了達到高速功能,回溯追蹤方法的緩存器采用后進先出(LIFO)和多任務讀取功能,這個多任務的結(jié)果是建立在復雜的控制邏輯上的。而寄存器交換方法實現(xiàn)方法簡單,但因為要求很大的功耗及面積與本文的目的不符,所以不使用于本文方案中。路徑相消法,即每更新一次狀態(tài)則與下一個狀態(tài)相比較,并且將較小路徑的狀態(tài)路徑完全刪除,最后只幸存一個最小路徑狀態(tài)。本文要討論的維特比譯碼器選用路徑相消法,只要檢查到最小路徑的狀態(tài)即馬上進行譯碼輸出,提升譯碼速率,減小譯碼延遲。

由本文設(shè)計中的結(jié)構(gòu)可以看出,由幸存路徑的狀態(tài)轉(zhuǎn)換得到最后的譯碼數(shù)據(jù)。最終比較后幸存留下的數(shù)據(jù)包括2個值,一個為幸存路徑度量值,另一個為幸存路徑度量值的狀態(tài)地址,該狀態(tài)地址即包含譯碼信息。

硬件電路的實現(xiàn)過程如圖5所示,由路徑存儲更新得到的4路數(shù)據(jù)mm0,mm1,mm2,mm3后,通過3個并行比較器得到串行64個狀態(tài)的相對較小路徑值,而后再對64個狀態(tài)的相對較小路徑值進行隊列存儲[12],并且在接下來輸入數(shù)據(jù)的首個狀態(tài)開始進行逐個比較,最后輸出幸存的最小路徑,記錄狀態(tài)地址,得到寄存器內(nèi)數(shù)據(jù)的最低位即譯碼的輸出數(shù)據(jù)。

圖5 幸存路徑存儲單元

3 性能分析與比較

本文采用Verilog硬件描述語言對各模塊進行RTL級描述,使用由頂而下的設(shè)計方法,在modelsim仿真平臺得到實現(xiàn),采用TSMC 0.18邏輯工藝,使用DC compiler對RTL級代碼進行邏輯綜合,生成的網(wǎng)表使用formality進行功能驗證通過,然后利用encounter自動布局布線設(shè)計版圖,如圖6所示,最終得到芯片面積為0.212 mm2,功耗約為23.9 mW。設(shè)計時序通過Primetime靜態(tài)時序檢驗,設(shè)計版圖已通過Calibre工具的LVS、DRC等驗證。

圖6 維特比譯碼器設(shè)計版圖

如表1所示,K值代表維特比譯碼器的約束長度,由于本維特比譯碼器采用串并結(jié)合的設(shè)計方法,使得數(shù)據(jù)的譯碼速度稍有降低,但本文使用改進的ACS結(jié)構(gòu),使得譯碼器在約束長度K=9的情況下,在功耗上比已有的文獻有了很大的改善。

表1 維特比譯碼器結(jié)構(gòu)比較

4 結(jié)束語

本文設(shè)計了一種應用于無線通信中的(2,1,9)低功耗維特比譯碼器,使用四級流水64個狀態(tài)串并結(jié)合的方法,采用優(yōu)化的加-比-選單元模塊,簡化了ACS單元整體設(shè)計的復雜度,有效地減少了電路的功耗和芯片的面積。幸存路徑單元采用路徑相消的方法,使得譯碼器在50 MHz的工作條件下,時間延遲僅有64個時鐘周期,降低了譯碼數(shù)據(jù)的輸出延遲。設(shè)計結(jié)果表明,實現(xiàn)的譯碼器穩(wěn)定工作后,在每輸入一個碼元就能有一個正確譯碼輸出的條件下,電路能以更少的功耗達到較快的數(shù)據(jù)吞吐率,具有良好的應用前景。

[1] 王新梅,肖國政.糾錯碼——原理與方法[M].西安:西安電子科技大學出版社,2001.

[2] Chen C J,Yu Chu,Hsu M,et al.Design of a Low Power Viterbi Decoder for Wireless Communication Applications [C]//Proc.of the 14th International Symposium on Consumer Electronics.Braunschweig,Germany:[s.n.], 2010:1-4.

[3] 董時華,喬廬峰,胡慶生.(2,1,7)維特比譯碼器結(jié)構(gòu)優(yōu)化設(shè)計與實現(xiàn)[J].電路與系統(tǒng)學報,2010,15(2): 128-133.

[4] 劉曉瑩,王 一,王新安.一種應用于802.11a的高速的Viterbi IP核的實現(xiàn)[J].計算機技術(shù)與發(fā)展,2006, 16(10):9-11.

[5] Lin C C,Shih Y H,Chang H C,et al.Design of a Powerreduction Viterbi Decoder for WLAN Applications[J]. IEEE Trans.on Circuit and Systems I,2005,52(6):1148-1156

[6] 游余新,王進祥,來逢昌,等.高速低功耗維特比譯碼器的設(shè)計與實現(xiàn)[J].計算機研究與發(fā)展,2003,40 (2):360-365.

[7] 黃高峰.維特比譯碼器的FPGA實現(xiàn)[D].成都:成都理工大學,2010.

[8] Page K,Chau P.Improved Architectures for the Addcompare-select Operation in Long Constraint Length Viterbi Decoding[J].IEEE Journal Solid-State Circuits, 1998,33(1):151-155.

[9] 劉曉瑩,王 一,王新安.應用于無線局域網(wǎng)的高速維特比譯碼器電路[J].計算機技術(shù)與發(fā)展,2008,18 (1):11-13.

[10] Tang Y C,Hu D C,Wei Weiyi,et al.A Memoryefficient Architecture for Low Latency Viterbi Decoders [C]//Proc.of IEEE International Symposium on VLSI Design.Hsinchu,China:[s.n.],2009:335-338.

[11] 金文學,劉秉坤,陳 嵐.低功耗軟判決維特比譯碼器的設(shè)計[J].計算機工程,2007,33(5):243-245.

[12] 李 慶,鄧運松.高速Viterbi譯碼器的VLSI設(shè)計與實現(xiàn)[J].計算機研究與發(fā)展,2007,44(12):2143-2148.

編輯 任吉慧

Design of Low Power Viterbi Decoder for Wireless Communication

ZHU Kun-shun1,YANG Hong-guan1,FAN Xiao-hua2,QIAO Shu-shan2
(1.Academy of Physics and Microelectronics Sciences,Hunan University,Changsha 410082,China;
2.Institute of Microelectronics of Chinese Academy of Sciences,Beijing 100020,China)

Toward the complicated structure of low power implementation of the Viterbi decoder in wireless communication,a low power(2,1,9)Viterbi decoder with the structure of series and parallel combination in four-level pipeline is proposed in the paper.To increase working rate,with the consideration of the implementation hardware complexity,a modified Add-compare-select(ACS)unit is used to satisfy its low power decoding requirment.In order to increase the efficiency of decoding and decrease the latency of decoder,a method of path mutual eliminating is employed in the design.Implemented by TSMC 0.18 μm standard CMOS technology under 1.62 V and 125℃,and analysed with placement and route,the chip’s highest speed is about 50 MHz,the area is 0.212 mm2,and the power comsumption is 23.9 mW.

Viterbi decoder;low power;Add-compare-select(ACS);path metric memory;path mutual eliminating; survivor path

1000-3428(2014)10-0114-04

A

TH166

10.3969/j.issn.1000-3428.2014.10.022

湖南省科技計劃基金資助項目(2012GK3151)。

朱坤順(1989-),女,碩士研究生,主研方向:數(shù)字集成電路設(shè)計;楊紅官,副教授、博士;樊曉華,研究員、博士;喬樹山,副研究員。

2013-10-08

2013-12-03E-mail:zhukunshun_2014@163.com

中文引用格式:朱坤順,楊紅官,樊曉華,等.無線通信中的低功耗維特比譯碼器設(shè)計[J].計算機工程,2014, 40(10):114-117.

英文引用格式:Zhun Kunshun,Yang Hongguan,Fan Xiaohua,et al.Design of Low Power Viterbi Decoder for Wireless Communication[J].Computer Engineering,2014,40(10):114-117.