郭雨梅，蘇 升

(沈陽工業(yè)大學(xué)信息科學(xué)與工程學(xué)院，遼寧沈陽 110870)

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基于智能數(shù)字鎖相技術(shù)的光柵細(xì)分方法

郭雨梅，蘇 升

(沈陽工業(yè)大學(xué)信息科學(xué)與工程學(xué)院，遼寧沈陽 110870)

在高精度數(shù)字集成化光柵測控系統(tǒng)的研制過程中，光柵傳感器輸出信號(hào)的細(xì)分方法至關(guān)重要。為了在保證跟蹤速度的前提下提高光柵傳感器的細(xì)分精度，提出了基于智能數(shù)字鎖相技術(shù)的光柵細(xì)分方法。研究了該方法中光柵跟蹤速度與細(xì)分?jǐn)?shù)的關(guān)系，所設(shè)計(jì)的智能K模計(jì)數(shù)器可根據(jù)不同的捕獲過程來選擇合適的K值，從而在保證輸出信號(hào)穩(wěn)定的情況下，縮短鎖相時(shí)間，提高跟蹤速度。利用FPGA設(shè)計(jì)并實(shí)現(xiàn)了該方法，通過仿真驗(yàn)證了其正確性，為數(shù)字集成化光柵測控系統(tǒng)的研制奠定了基礎(chǔ)。

鎖相倍頻；光柵傳感器；FPGA；信號(hào)處理

0 引言

光柵傳感器的細(xì)分精度是精密機(jī)械加工行業(yè)的保障，如何在保證跟蹤速度的前提下提高光柵傳感器的細(xì)分精度，對(duì)我國裝備制造業(yè)、國防建設(shè)以及科學(xué)技術(shù)的發(fā)展具有重要的現(xiàn)實(shí)意義。

常用的光柵傳感器細(xì)分方法有直接細(xì)分法、移相電阻鏈法、幅度分割法以及載波調(diào)制法等。直接細(xì)分法雖然電路結(jié)構(gòu)較為簡單，但是無法滿足高精度細(xì)分的要求；移相電阻鏈法通過電阻元件實(shí)現(xiàn)細(xì)分，隨著細(xì)分?jǐn)?shù)的提高，電路的復(fù)雜度也提高，同時(shí)電阻元件具有一定的溫漂，精度難以保證；幅度分割法可以獲得較高的細(xì)分?jǐn)?shù)，但是電路較為復(fù)雜；載波調(diào)制法的精度較高，但是電路對(duì)信號(hào)的正交性要求較為嚴(yán)格，同時(shí)電路的復(fù)雜度也較高[1]。

文中提出的基于智能數(shù)字鎖相技術(shù)的光柵細(xì)分方法，在保證光柵傳感器跟蹤速度的前提下使光柵傳感器的細(xì)分?jǐn)?shù)最大化。通過FPGA實(shí)現(xiàn)智能數(shù)字鎖相倍頻算法，利用智能鎖相倍頻技術(shù)，提高了光柵傳感器的細(xì)分精度，縮短了鎖相時(shí)間，為精密機(jī)械加工的實(shí)現(xiàn)奠定了基礎(chǔ)。

1 鎖相倍頻細(xì)分中光柵跟蹤速度與細(xì)分?jǐn)?shù)的關(guān)系

在數(shù)字鎖相環(huán)系統(tǒng)中，鑒相器通常為異或門鑒相器，異或門鑒相器的增益大小是2/π的函數(shù)；數(shù)控振蕩器的輸出頻率為輸入頻率的N倍，即如果光柵傳感器的輸出頻率為f0，則數(shù)控振蕩器的輸出頻率為Nf0；環(huán)路濾波器實(shí)質(zhì)是一個(gè)數(shù)控的濾波器，其主要通過加脈沖和減脈沖計(jì)數(shù)器實(shí)現(xiàn)，加減脈沖計(jì)數(shù)器的模值大小通常設(shè)為K，加減脈沖計(jì)數(shù)器的時(shí)鐘頻率為信號(hào)輸入頻率的M倍。根據(jù)以上描述，可以將環(huán)路濾波器的傳遞函數(shù)表示為

截止頻率的大小為

在實(shí)際應(yīng)用中，光柵傳感器具有一定范圍的跟蹤速度，設(shè)其跟蹤速度的大小為v，并且光柵尺的柵距大小為d，則輸出頻率為

則跟蹤速度的截止頻率為

在上式中，v-3db即為光柵傳感器的跟蹤速度，該跟蹤速度的大小與M、f0、d成正比，通常情況下，光柵傳感器的柵距d為固定值，以50線/mm的光柵傳感器為例，其柵距大小為0．02 mm．M與f0的值越大，跟蹤速度越大[2]。同時(shí)，K和N的值越小，跟蹤速度越大。在數(shù)字鎖相環(huán)系統(tǒng)中，K值的選取尤為重要，K值太小，雖然鎖相時(shí)間較短，但是K模計(jì)數(shù)器會(huì)向加減脈沖計(jì)數(shù)器單元頻繁地輸出借位或者進(jìn)位脈沖，使得輸出頻率的相位產(chǎn)生抖動(dòng)，進(jìn)而致使鎖相環(huán)處于穩(wěn)定狀態(tài)時(shí)，輸出誤差較大。如果K值較大，則鎖相環(huán)系統(tǒng)進(jìn)入鎖相的時(shí)間較長，但是輸出噪聲將會(huì)減小。為了保證鎖相時(shí)間，同時(shí)使得輸出信號(hào)較為穩(wěn)定，該系統(tǒng)設(shè)計(jì)了智能K模計(jì)數(shù)器，可根據(jù)不同的捕獲過程選擇合適的K值。

實(shí)際應(yīng)用時(shí)，f0為1．5 MHz，M為64，N為200，K值由智能控制模塊實(shí)時(shí)獲得。

2 智能數(shù)字鎖相環(huán)的設(shè)計(jì)

鎖相環(huán)技術(shù)近年來日趨完善，并且不斷地應(yīng)用于倍頻、信號(hào)處理、高速時(shí)鐘等場合，該技術(shù)在通信系統(tǒng)以及測控系統(tǒng)中得到良好的應(yīng)用。傳統(tǒng)的模擬鎖相環(huán)是通過集成電路進(jìn)行設(shè)計(jì)，構(gòu)成組成鎖相環(huán)的相應(yīng)模塊，完成鎖相倍頻的功能。但是傳統(tǒng)鎖相環(huán)由于集成度不高，因此頻率上限較低，同時(shí)穩(wěn)定性較差。與傳統(tǒng)的模擬鎖相環(huán)相比，數(shù)字鎖相環(huán)具有較高的穩(wěn)定性和靈活性，可以通過數(shù)字的方法得到可調(diào)的輸出頻率，具有較高的實(shí)用價(jià)值[3]。

文中利用FPGA設(shè)計(jì)數(shù)字鎖相環(huán)，并將該數(shù)字鎖相環(huán)應(yīng)用于光柵細(xì)分系統(tǒng)中，在保證光柵跟蹤速度的前提下得到了較高的分辨率。

2．1 數(shù)字鎖相環(huán)的工作原理

由鎖相環(huán)的工作特性可知，數(shù)字鎖相環(huán)是由數(shù)字鑒相器、環(huán)路濾波器、數(shù)控振蕩器以及N分頻器構(gòu)成。為了保證鎖相環(huán)的同步時(shí)間，提高輸出信號(hào)的穩(wěn)定性，系統(tǒng)設(shè)計(jì)了智能控制模塊，從而實(shí)時(shí)調(diào)整K值的大小[4]。數(shù)字鎖相環(huán)的原理框圖如圖1所示。

圖1 數(shù)字鎖相環(huán)的原理框圖

從數(shù)字鎖相環(huán)的原理框圖可以看出，數(shù)字鑒相器有兩路輸入，其中一路是原始的頻率輸入信號(hào)，另外一路為數(shù)字鎖相環(huán)的反饋信號(hào)。該兩路信號(hào)具有相同的頻率特性，但是卻具有一定的相位差，根據(jù)兩路信號(hào)相位差的大小，可以控制K模計(jì)數(shù)器進(jìn)行計(jì)數(shù)。K模計(jì)數(shù)器的主要參數(shù)為計(jì)數(shù)值的大小，根據(jù)數(shù)字鑒相器的鑒相結(jié)果，K模計(jì)數(shù)器對(duì)參考時(shí)鐘進(jìn)行計(jì)數(shù)，同時(shí)輸出進(jìn)位脈沖或者借位脈沖，進(jìn)位脈沖和借位脈沖的作用是使加減脈沖控制器的輸出頻率產(chǎn)生變化，從而使得輸出頻率逐漸逼近設(shè)定值。N分頻器的作用是對(duì)輸出頻率進(jìn)行分頻，從而使得反饋信號(hào)的頻率與輸入信號(hào)的頻率保持一致，使數(shù)字鎖相環(huán)構(gòu)成一個(gè)閉環(huán)系統(tǒng)。

2．2 數(shù)字鑒相器的實(shí)現(xiàn)

鑒相器在工作時(shí)對(duì)兩路輸入信號(hào)進(jìn)行異或操作，異或的結(jié)果是占空比為50%的方波時(shí)，表示相位進(jìn)入鎖定狀態(tài)，此時(shí)輸出頻率穩(wěn)定。異或結(jié)果是非占空比為50%的方波時(shí)，表示鎖相環(huán)系統(tǒng)處于捕捉狀態(tài)，此時(shí)輸出頻率不穩(wěn)定[5]。所設(shè)計(jì)的數(shù)字鑒相器的仿真結(jié)果分別如圖2和圖3所示，其中圖2為相位進(jìn)入鎖定狀態(tài)的仿真結(jié)果，圖3為相位未進(jìn)入鎖定狀態(tài)的仿真結(jié)果。signal_in和signal_out是鑒相器的兩路輸入信號(hào)，且signal_in是系統(tǒng)的輸入時(shí)鐘信號(hào)，signal_out是反饋的時(shí)鐘信號(hào)，即經(jīng)過N分頻器后的分頻信號(hào)，dpout為鑒相器的輸出信號(hào)。通過仿真波形可以看出，當(dāng)signal_in和signal_out相位相差90°時(shí)，鑒相器的輸出為50%的方波信號(hào)，此時(shí)鎖相環(huán)進(jìn)入鎖定狀態(tài)。

圖2 進(jìn)入鎖定狀態(tài)的仿真結(jié)果

圖3 未進(jìn)入鎖定狀態(tài)的仿真結(jié)果

2．3 智能控制模塊的設(shè)計(jì)

系統(tǒng)所設(shè)計(jì)的智能K模計(jì)數(shù)器可自動(dòng)檢測輸入頻率與輸出頻率的相位差，從而選定K值。智能K模計(jì)數(shù)器由3部分組成，分別為檢測部分、比較部分和模數(shù)控制部分。檢測部分的主要作用是檢測輸入信號(hào)與輸出信號(hào)的相位差，檢測部分將實(shí)時(shí)輸出相位差序列，該相位差序列通過比較部分使得模數(shù)控制部分選定合適的K值。根據(jù)K值的大小，鎖相的過程分為3個(gè)時(shí)間區(qū)，分別為快速捕獲區(qū)、慢速捕獲區(qū)以及同步時(shí)間區(qū)。

檢測部分的實(shí)際電路如圖4所示，2個(gè)D觸發(fā)器的D端均接至為邏輯1，此時(shí)2個(gè)D觸發(fā)器的輸出端Q值將受控于輸入端CLK的狀態(tài)，根據(jù)原理圖可知，D1觸發(fā)器的CLK為fin，而D2觸發(fā)器的CLK為fout.如果fin的相位超前于fout，則Q1的輸出先置高。當(dāng)2個(gè)D觸發(fā)器的輸出均為高電平后，與非門的狀態(tài)為低電平，同時(shí)，2個(gè)D觸發(fā)器的狀態(tài)將被自動(dòng)清除，在復(fù)位時(shí)，輸出信號(hào)會(huì)有毛刺出現(xiàn)，該毛刺的時(shí)間寬度受觸發(fā)器的延時(shí)影響。而該設(shè)計(jì)直接通過FPGA內(nèi)部的邏輯門構(gòu)成邏輯電路，使得毛刺的影響降為最低。檢測電路的輸出將送至比較部分，從而確定實(shí)時(shí)的K值大小。

圖4 智能控制模塊檢測部分原理圖

2．4 K模計(jì)數(shù)器的設(shè)計(jì)

在模擬鎖相環(huán)系統(tǒng)中，鑒相器的輸出需要經(jīng)過環(huán)路濾波器進(jìn)行濾波，從而產(chǎn)生控制壓控振蕩器的直流電平，而在數(shù)字鎖相環(huán)中，需要設(shè)計(jì)數(shù)字環(huán)路濾波器，從而控制數(shù)控振蕩器產(chǎn)生特定頻率的信號(hào)[6]。常用的數(shù)字環(huán)路濾波器有高低電平計(jì)數(shù)器和K模計(jì)數(shù)器。該設(shè)計(jì)中，通過FPGA實(shí)現(xiàn)K模計(jì)數(shù)器，完成鎖相環(huán)的數(shù)字環(huán)路濾波器的設(shè)計(jì)。

K模計(jì)數(shù)器內(nèi)部包括兩個(gè)獨(dú)立的計(jì)數(shù)器，該兩個(gè)獨(dú)立的計(jì)數(shù)器均為加計(jì)數(shù)器，加計(jì)數(shù)器的計(jì)數(shù)范圍為0～K-1，常用的K值為2的整數(shù)倍。當(dāng)異或門鑒相器的輸出結(jié)果為低電平時(shí)，計(jì)數(shù)器1開始工作，并且當(dāng)計(jì)數(shù)值為K-1時(shí)，輸出一個(gè)加脈沖。當(dāng)異或門鑒相器的輸出結(jié)果為高電平時(shí)，計(jì)數(shù)器2開始工作，并且當(dāng)計(jì)數(shù)值為K-1時(shí)，輸出一個(gè)減脈沖。K模計(jì)數(shù)器輸出加脈沖和減脈沖可以作為加減脈沖控制電器的輸入信號(hào)，從而調(diào)節(jié)鎖相環(huán)的輸出頻率。

在FPGA中通過Verilog程序?qū)模計(jì)數(shù)器進(jìn)行設(shè)計(jì)，K模計(jì)數(shù)器的仿真波形分別如圖5和圖6所示。其中，圖5為鑒相器輸出即dpout為低電平時(shí)，K模計(jì)數(shù)器的輸出仿真波形，圖6為鑒相器輸出為高電平時(shí)，K模計(jì)數(shù)器的輸出仿真波形。由仿真波形可以看出，當(dāng)異或結(jié)果dpout為低電平時(shí)，每計(jì)數(shù)滿K即4個(gè)clk，addclk_out會(huì)輸出一個(gè)脈沖，使得加脈沖信號(hào)有一個(gè)周期的輸出，而delclk_out一直保持低電平；當(dāng)異或結(jié)果為高電平時(shí)，每計(jì)數(shù)滿K即4個(gè)clk，delclk_out會(huì)輸出一個(gè)脈沖，使得減脈沖信號(hào)有一個(gè)周期的輸出，而addclk_out一直保持低電平。

圖5 鑒相器輸出為低電平時(shí)K模計(jì)數(shù)器的輸出仿真波形

圖6 鑒相器輸出為高電平時(shí)K模計(jì)數(shù)器的輸出仿真波形

2．5 加減脈沖控制器的設(shè)計(jì)

加減脈沖控制器實(shí)質(zhì)是數(shù)控振蕩器，其主要作用是根據(jù)K模計(jì)數(shù)器的結(jié)果對(duì)輸出頻率進(jìn)行調(diào)節(jié)，從而使得輸出頻率達(dá)到鎖定的狀態(tài)，完成鎖相倍頻的作用。加減脈沖控制器的主要工作過程為，當(dāng)K模計(jì)數(shù)器輸出一個(gè)加脈沖信號(hào)時(shí)，加減脈沖控制器控制輸出頻率增加，當(dāng)K模計(jì)數(shù)器輸出一個(gè)減脈沖信號(hào)時(shí)，加減脈沖控制器控制輸出頻率減少，從而使得輸出頻率達(dá)到平衡狀態(tài)[7]。

如圖7所示，當(dāng)有addclk信號(hào)，即加脈沖信號(hào)到來后，計(jì)數(shù)的暫存值增加1，而當(dāng)有delclk信號(hào)，即減脈沖信號(hào)到來后，計(jì)數(shù)的暫存值將減1，完成脈沖加減功能，從而對(duì)輸出頻率進(jìn)行合理調(diào)節(jié)。

圖7 加減脈沖控制器的仿真波形

圖8為加減脈沖控制器的局部仿真波形圖，clk的周期為2 ns，由波形圖可知，當(dāng)cnt1_out的值為255時(shí)，通過時(shí)間測量功能可以得出，clk_out的高電平時(shí)間為512 ns，即clk的255個(gè)周期，從而驗(yàn)證Verilog編程的正確性。在clk_out為高電平期間，不斷有addclk信號(hào)和delclk信號(hào)輸入，如果有addclk信號(hào)輸入，則cnt1_out的值會(huì)增加，如果有delclk信號(hào)輸入，則cnt1_out的值會(huì)減少。由于clk_out的值為255后會(huì)保持穩(wěn)定，故此時(shí)若仍有addclk輸入，clk_out的值將保持不變。在圖8中，仿真時(shí)間為0～512 ns區(qū)間內(nèi)時(shí)，cnt1_out的值保持255，但中間有變化，該變化即為delclk引起，而在delclk信號(hào)之后，又有addclk脈沖，故cnt1_out又穩(wěn)定在255.

2．6N分頻器的設(shè)計(jì)

N分頻器的主要作用是對(duì)鎖相倍頻之后的信號(hào)進(jìn)行分頻操作，從而將分頻后的波形反饋給數(shù)字鑒相器，使得整個(gè)鎖相環(huán)系統(tǒng)處于閉環(huán)狀態(tài)[8]。

系統(tǒng)硬件設(shè)計(jì)時(shí)，選用了50線/mm的光柵傳感器作為前端輸入傳感器，而50線/mm光柵傳感器的分辨率僅為0．02 mm，若要達(dá)到分辨率為0．1 μm的實(shí)際精度，需要對(duì)光柵信號(hào)進(jìn)行200細(xì)分，故實(shí)際設(shè)計(jì)N分頻器時(shí)，需根據(jù)要求的分辨率選用不同的分頻系數(shù)。

在FPGA中，主要通過計(jì)數(shù)器的方式設(shè)計(jì)N分頻器，軟件設(shè)計(jì)過程中，對(duì)輸出頻率進(jìn)行計(jì)數(shù)操作，計(jì)數(shù)值可以通過軟件進(jìn)行計(jì)算，從而使得倍頻的頻率可以設(shè)定。在實(shí)際應(yīng)用過程中，不斷地對(duì)分頻器的分頻系數(shù)進(jìn)行調(diào)節(jié)，從而使得光柵的實(shí)際精度達(dá)到要求。

3 結(jié)束語

光柵傳感器細(xì)分方法的決定著光柵測控系統(tǒng)的測量精度。文中基于鎖相倍頻方法，研究了光柵傳感器跟蹤速度與細(xì)分?jǐn)?shù)之間的關(guān)系，提出了基于智能數(shù)字鎖相技術(shù)的光柵細(xì)分方法，所設(shè)計(jì)的智能K模計(jì)數(shù)器可自動(dòng)檢測輸入頻率與輸出頻率的相位差，從而選定K值。在保證鎖相時(shí)間的同時(shí)使輸出頻率更為穩(wěn)定，達(dá)到更好的跟蹤效果。利用FPGA通過Verilog程序設(shè)計(jì)并實(shí)現(xiàn)了該方法，通過仿真驗(yàn)證了方法的合理性與正確性，為光柵傳感器的數(shù)字鎖相倍頻細(xì)分提供了一種新思路。

[1] 劉世峰．基于幅值采樣的光柵莫爾條紋信號(hào)細(xì)分技術(shù)的研究：[學(xué)位論文]．武漢：華中科技大學(xué)，2007．

[2] 孟凡波．基于FPGA的光柵數(shù)顯裝置的研究與設(shè)計(jì)：[學(xué)位論文]．沈陽：沈陽工業(yè)大學(xué)，2011．

[3] 葉盛祥．光電位移精密測量技術(shù)．成都：四川科學(xué)技術(shù)出版社，2003．

[4] 龐輝．智能模數(shù)控制型全數(shù)字鎖相環(huán)的研究：[學(xué)位論文]．合肥：安徽大學(xué)，2012．

[5] 吳劍峰，沙杰，汪敏．M224型半自動(dòng)內(nèi)圓磨床數(shù)控化改造技術(shù)．控制與檢測，2010(5)：56-59．

[6] 張興全．機(jī)床的光柵測量和數(shù)控系統(tǒng)的發(fā)展趨勢．?dāng)?shù)字化制造技術(shù)與裝備最新發(fā)展國際論壇文集，武漢，2005．

[7] 馬驍．光柵振動(dòng)檢測系統(tǒng)中信號(hào)處理關(guān)鍵技術(shù)的研究：[學(xué)位論文]．天津：天津大學(xué)，2009．

[8] 蘇紹璟．大量程納米級(jí)光柵位移測量理論及關(guān)鍵技術(shù)研究：[學(xué)位論文]．長沙：國防科技大學(xué)，2001．

Grating Segmentation Method Based onIntelligent Digital Phase Locking Technique

GUO Yu-mei，Su Sheng

(School of Information Science and Engineering，Shenyang University of Technology，Shenyang 110870，China)

The subdivision method of output signal of the grating sensor is very important in the development process of digital integrated grating measurement and control system with high precision. In order to improve the segmentation accuracy of grating sensor in the premise of ensuring the tracking speed, the grating segmentation method based on intelligent digital phase locking technique was put forward and the relationship between the fine fraction and grating tracking speed was studied. The designed intelligent K counter can choose suitable K values according to different capture processes, thus shortening the lock time and improving the tracking speed in the case of stable output signal. The algorithm was designed and implemented by FPGA and the correctness of the algorithm was verified by simulation, thus laying the foundation for the development of digital integrated grating measurement and control system.

phase-locked frequency multiplication; grating sensor; FPGA; signal processing

沈陽市科技計(jì)劃資助項(xiàng)目(F13-316-1-57)

2014-01-14 收修改稿日期：2014-11-09

TH711

A

1002-1841(2015)01-0104-04

郭雨梅(1965—)，教授，博士，主要從事現(xiàn)代檢測技術(shù)及裝置、智能儀器和網(wǎng)絡(luò)化測控技術(shù)等方面的研究。 E-mail：gym112@163．com