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      32通道TDICCD遙感相機(jī)模擬前端電路設(shè)計(jì)

      2015-10-11 02:22:22王棟韓志學(xué)翟國芳
      航天返回與遙感 2015年1期
      關(guān)鍵詞:模擬信號差分器件

      王棟 韓志學(xué) 翟國芳

      (北京空間機(jī)電研究所,北京 100094)

      0 引言

      電荷耦合元件(CCD)具有信號動態(tài)范圍大、量子效率高以及電荷轉(zhuǎn)移效率高等優(yōu)點(diǎn),在光電探測及成像領(lǐng)域獲得廣泛應(yīng)用,而具有時(shí)間延遲積分(TDI)功能的TDICCD也在光學(xué)遙感相機(jī)領(lǐng)域廣泛使用[1]。隨著CCD設(shè)計(jì)、制造工藝的不斷發(fā)展以及成像領(lǐng)域應(yīng)用的需要,TDICCD器件像元數(shù)量不斷增加,像元尺寸不斷縮小,同時(shí)集成多個光譜譜段的信息,像元速度不斷提高,使其模擬信號輸出通道大幅增加,同時(shí)信號輸出電壓幅值也相應(yīng)減小。如果對模擬前端電路的噪聲信號處理不當(dāng),將減小TDICCD工作動態(tài)范圍,降低圖像信號品質(zhì),從而限制TDICCD成像系統(tǒng)的應(yīng)用功能。因此,在高速成像系統(tǒng)中為了獲得較高品質(zhì)的圖像,TDICCD成像系統(tǒng)模擬前端電路(AFE)的設(shè)計(jì)非常關(guān)鍵,因?yàn)樵诟咚偾闆r下模擬前端電路更容易引入干擾和噪聲[2-4]。

      本文選擇一款TDICCD成像系統(tǒng)模擬前端電路專用器件來處理CCD模擬信號頻率為5MHz的32通道 TDICCD信號,設(shè)計(jì)完成模擬前端電路的方案,重點(diǎn)從模擬信號濾波放大電路的帶寬設(shè)置、相關(guān)雙采樣(CDS)技術(shù)箝位、采樣脈沖相位選擇、高速串行信號發(fā)送SerDes(Serializer/Deserializer)電路等方面進(jìn)行分析,給出電路具體測試結(jié)果,采集實(shí)際圖像,并得到初步的信噪比指標(biāo)參數(shù)。

      1 模擬前端電路方案設(shè)計(jì)

      模擬前端電路的作用是把 TDICCD輸出的模擬信號經(jīng)過放大器濾波降噪及阻抗變換處理后,經(jīng)過CDS、可變增益放大(PGA)和模擬數(shù)字轉(zhuǎn)換器(ADC)變換成相應(yīng)的數(shù)字圖像信號,通過SerDes接口電路輸出至視頻處理器(video signal processor,VSP)。按照信號流流向,模擬前端電路位于 TDICCD信號流的開始階段,其輸出已經(jīng)通過模數(shù)轉(zhuǎn)換變成數(shù)字信號,而后續(xù)數(shù)字電路對于噪聲的容限較高,幾乎不引入額外的電路噪聲,因此模擬前端電路對TDICCD遙感相機(jī)成像品質(zhì)高低具有重要影響。目前模擬前端電路輸入端口需要的TDICCD信號電壓幅值一般在1V左右,根據(jù)不同的應(yīng)用,ADC的量化位數(shù)往往在10bit以上,有些已經(jīng)達(dá)到14~16bit,為了滿足這些要求,并使系統(tǒng)達(dá)到速度、性能、體積及功耗的最優(yōu),需要對模擬前端電路進(jìn)行分析和合理設(shè)計(jì)。32通道CCD遙感相機(jī)模擬前端電路的功能組成如圖1所示,通道1~32的CCD模擬信號經(jīng)過前置放大電路濾波放大后,進(jìn)入模擬前端電路內(nèi)部,通過CDS后,加入對CCD模擬信號幅值的直流偏置調(diào)整,通過可編程增益放大器后,進(jìn)入14bit ADC完成模數(shù)變換,將并行數(shù)據(jù)轉(zhuǎn)換為低電壓差分信號(low voltage differential signal, LVDS)串行數(shù)據(jù),然后將32通道數(shù)字圖像數(shù)據(jù)按照CCD器件的排列方式每16個通道合并為1組,通過高速SerDes接口電路輸出給后續(xù)的VSP,模擬前端電路主要性能參數(shù)指標(biāo)見表1。

      圖1 32通道模擬前端電路功能框圖Fig. 1 The function block diagram of 32 Channel analog front end circuit

      在模擬前端電路設(shè)計(jì)中,除了對TDICCD模擬信號進(jìn)行上述處理外,印制電路板(PCB)設(shè)計(jì)也是提高模擬前端電路性能的重要內(nèi)容,如果忽略了PCB的電氣特性,所設(shè)計(jì)的模擬前端電路性能也會大幅降低。由于 AFE電路為數(shù)?;旌想娐罚琍CB設(shè)計(jì)時(shí)需要考慮模擬電路和數(shù)字電路之間的相互影響,因此設(shè)計(jì)時(shí)需遵循以下原則[5]:

      表1 模擬前端電路主要性能指標(biāo)Tab.1 Main specification of the analog front end circuit

      1)為減小數(shù)字電路對模擬電路的干擾,應(yīng)將模擬電路和數(shù)字電路分開布局,將PCB按照信號流向嚴(yán)格區(qū)分為數(shù)字和模擬分區(qū),模擬信號在模擬分區(qū)走線,數(shù)字信號在數(shù)字分區(qū)走線,避免模擬和數(shù)字信號跨區(qū)走線;

      2)模擬和數(shù)字分區(qū)采用獨(dú)立的電源和地平面,并使其保持緊密耦合,減小電源平面和地平面的阻抗,工程實(shí)踐表明,具有獨(dú)立地平面與電源平面的多層板可以獲得最佳的信號品質(zhì)。將模擬電路和數(shù)字電路分區(qū)后,將模擬地和數(shù)字地單點(diǎn)連接,使得噪聲較大的數(shù)字電流不會通過模擬地耦合到模擬區(qū)域,影響敏感的CCD模擬信號。

      3)如果混合信號器件具有比較低的數(shù)字電源電流,通常把這個混合信號器件當(dāng)作模擬器件對待。例如CCD的VSP就是類似的芯片,其接地和電源去耦都要針對模擬地平面進(jìn)行。

      2 前置濾波放大電路帶寬設(shè)置

      合理設(shè)計(jì)前置濾波放大電路的帶寬可以通過濾波有效減小CCD模擬信號中寬帶白噪聲的引入[6]。為了簡化問題,可以將CCD信號簡化為方波而忽略復(fù)位脈沖干擾,并假設(shè)前置濾波放大電路為一階RC低通濾波系統(tǒng),在這種情況下,如果后續(xù)量化位數(shù)為N的模數(shù)轉(zhuǎn)換可以容忍的誤差為,并且采樣時(shí)鐘在方波信號達(dá)到最大幅值后的時(shí)間進(jìn)行采樣[7],則方波信號達(dá)到最大幅值的建立時(shí)間為

      式中 T為像元周期。

      該系統(tǒng)時(shí)間常數(shù)為

      那么系統(tǒng)帶寬為

      如果像元周期 T = 2 00ns ,即CCD模擬信號頻率為5MHz,,則同樣可以得到

      如果A/D量化位數(shù)N=14,得到系統(tǒng)時(shí)間常數(shù)τ為

      則系統(tǒng)帶寬為

      即前置濾波放大電路的帶寬可以設(shè)計(jì)為 CCD模擬信號頻率的 6~7倍。濾波放大電路幅頻特性的Pspice軟件仿真曲線如圖2所示,其中輸入信號幅值為1V,通過設(shè)計(jì)前值濾波放大電路,一階RC低通濾波器的截止頻率為34.75MHz,而CCD模擬信號頻率為5MHz,濾波放大電路帶寬設(shè)置在模擬信號頻率的7倍。

      圖2 運(yùn)放濾波電路幅頻曲線的Pspice仿真曲線Fig.2 Amplitude-frequency simulation curve of filter circuit for operation amplifier with Pspice

      3 CCD模擬信號CDS脈沖相位確定

      目前遙感相機(jī)CCD輸出信號幅值的確定方法主要通過CDS技術(shù),由濾波放大電路濾除CCD信號包含的寬帶白噪聲后,CDS技術(shù)可以抑制CCD模擬數(shù)據(jù)信號中所包含的復(fù)位噪聲[7-8]。本文提出的CDS通過集成CCD模擬前端電路通用器件來實(shí)現(xiàn),該器件內(nèi)部可以完成對最高頻率40MHz的兩路CCD模擬信號單獨(dú)進(jìn)行相關(guān)雙采樣,同時(shí)器件內(nèi)部集成精準(zhǔn)的時(shí)鐘核,可根據(jù)CCD模擬信號速率對CDS脈沖信號與 CCD模擬信號之間的相位進(jìn)行精確調(diào)整,調(diào)整精度可以達(dá)到模擬信號周期的 1/64,器件內(nèi)部在CDS模式下進(jìn)行箝位脈沖(CLAMP)和采樣脈沖(SAMPLE)相位進(jìn)行調(diào)整的時(shí)序如圖3所示,從圖3可以看到,CLAMP和SAMPLE的起始和結(jié)束的相位均可以進(jìn)行調(diào)整,通過調(diào)整其相對內(nèi)部像元時(shí)鐘上升沿的相位,實(shí)現(xiàn)箝位和采樣脈沖的相位和脈沖寬度的調(diào)整,最終得到實(shí)際的CCD模擬信號幅值。

      采用該模擬前端電路通用器件對CCD模擬信號進(jìn)行CDS處理時(shí),通過發(fā)送CLAMP和SAMPLE寄存器起始和結(jié)束相位的控制指令來實(shí)現(xiàn)其相位及寬度的調(diào)整,從而實(shí)現(xiàn)CDS功能。該器件的配置信息主要通過外部的配置端口來輸入,采樣脈沖位置寄存器的配置時(shí)序如圖4(a)所示,由常用的三線配置信號進(jìn)行配置,并附加數(shù)據(jù)讀出功能,當(dāng)配置使能端口(SEN)為低電平時(shí),配置數(shù)據(jù)輸入(SDI)端口在時(shí)鐘SCLK為上升時(shí)將數(shù)據(jù)寫入,器件內(nèi)部根據(jù)地址將數(shù)據(jù)寫入相應(yīng)的寄存器,同時(shí)在下一個SEN有效時(shí),將前一次寫入的數(shù)據(jù)內(nèi)容通過配置數(shù)據(jù)輸出(SDO)端口輸出。依次發(fā)送設(shè)定相位范圍的 CLAMP和SAMPLE相位數(shù)據(jù)采集CCD圖像數(shù)據(jù)繪制的CCD波形如圖4(b)所示,可以作為設(shè)定最終CLAMP和SAMPLE相位的依據(jù)。

      圖3 相關(guān)雙采樣模式箝位/采樣相位調(diào)整時(shí)序Fig. 3 Phase change timing of clamp/sample pulse in correlated double sample mode

      圖4 采樣脈沖寄存器配置時(shí)序及最終的CCD波形圖Fig. 4 Register configuration timing for sample pulse register and the final CCD waveform

      4 差分串行數(shù)據(jù)發(fā)送

      差分串行數(shù)據(jù)發(fā)送包括LVDS在內(nèi)的差分信號將A/D變換后的數(shù)字圖像數(shù)據(jù)發(fā)送給32通道圖像數(shù)據(jù)單元,通過SerDes協(xié)議將合并后的圖像數(shù)據(jù)發(fā)送給后續(xù)VSP,下面分別進(jìn)行介紹。

      4.1 LVDS串行數(shù)據(jù)發(fā)送

      模擬前端電路通過A/D將CCD模擬信號轉(zhuǎn)變?yōu)?4bit數(shù)字信號后,可以將圖像數(shù)據(jù)并行輸出,也可以通過并串轉(zhuǎn)換將并行數(shù)據(jù)轉(zhuǎn)換為高速LVDS串行數(shù)據(jù)再進(jìn)行輸出,與并行輸出相比具有如下優(yōu)點(diǎn)[9]:

      1)運(yùn)行速度高,可達(dá)200Mbyte/s;

      2)具備抗共模干擾能力,具有較小的輻射干擾和良好傳輸穩(wěn)定性;

      3)終端容易匹配,功耗低。

      LVDS差分發(fā)送和接收電路如圖5所示,其中R1和R2的作用是防止發(fā)送器D1的輸出端短路,但其數(shù)值不可選取過大,如果取值太大,發(fā)送器D1的輸出差分電壓將超出LVDS電氣協(xié)議規(guī)定的電壓,其值可在10?以下。接收器D2輸入除2個常用的51?電阻和消除共模干擾的10pF電容外,接收器D2正負(fù)端分別通過電源和地端連接的下拉電阻 R3和 R4,建立接收端的靜態(tài)直流電平,同時(shí)避免振蕩,提高噪聲容限。

      圖5 LVDS差分發(fā)送和接收電路Fig.5 Transmission circuit for low voltage differential signal

      4.2 高速SerDes串行數(shù)據(jù)發(fā)送

      圖1 所示的32通道數(shù)據(jù)合并后,成像系統(tǒng)獲取的圖像數(shù)據(jù)量迅速增加,使得相機(jī)傳輸圖像數(shù)據(jù)的碼速率迅速增長,對成像電路的輸出系統(tǒng)提出了更高要求,高性能的輸出系統(tǒng)需要高可靠、高傳輸速率的數(shù)據(jù)傳輸技術(shù)來解決實(shí)時(shí)型相機(jī)數(shù)據(jù)的傳輸問題。目前,數(shù)據(jù)處理器的數(shù)據(jù)處理速率已經(jīng)遠(yuǎn)高于外部數(shù)據(jù)總線傳輸速率,增加并行總線寬度可以提高芯片與芯片、芯片與背板之間數(shù)據(jù)的吞吐量,但總線數(shù)目的增多及傳輸速率的增加將使PCB的布線難度提高,并且隨著數(shù)據(jù)位的增多,各數(shù)據(jù)位之間的相位延遲或偏移就會增加,因此,發(fā)展高速串行總線接口技術(shù)是提高數(shù)據(jù)傳輸帶寬的有效途徑[10]。

      基于SerDes的高速串行接口突破了傳統(tǒng)并行I/O接口的數(shù)據(jù)傳輸瓶頸:1)采用差分信號傳輸代替單端信號傳輸,從而增強(qiáng)了抗噪聲、抗干擾能力;2)采用時(shí)鐘和數(shù)據(jù)恢復(fù)技術(shù)代替同步傳輸數(shù)據(jù)和時(shí)鐘,從而解決了限制數(shù)據(jù)傳輸速率的信號時(shí)鐘偏移問題;3)串行通信技術(shù)充分利用傳輸介質(zhì)的信道容量,減少所需的連接器引腳數(shù)目,從而大幅降低通信成本。

      采用高速SerDes串行接口可以大幅減少設(shè)備間傳輸電纜的數(shù)量,同時(shí)由于數(shù)據(jù)傳輸?shù)母咚俾?,給相關(guān)電路的設(shè)計(jì)帶來挑戰(zhàn),而衡量串行通信系統(tǒng)性能的一個重要指標(biāo)就是誤碼率(bit error rate,BER),本文使用開環(huán)測試法完成BER的測試。開環(huán)測試法的主要原理為:發(fā)送端使用m序列(偽隨機(jī)碼)模擬實(shí)際數(shù)字信號序列,經(jīng)過信道發(fā)送到接收端,接收端接收到 m序列,同時(shí)接收端m序列發(fā)生器產(chǎn)生與發(fā)送端碼型相同的m序列,并由同步電路使其與接收到的m序列同步,將本地同步的m序列與接收的m序列進(jìn)行比較,不同的碼元就是誤碼,記錄誤碼數(shù)并除以總的碼元數(shù),就可以得到誤碼率的近似值,由于m序列統(tǒng)計(jì)特性與隨機(jī)數(shù)字信息序列的統(tǒng)計(jì)特性接近,因此,這種測試方法的測試結(jié)果與實(shí)際信息碼元序列傳送情況誤碼結(jié)果基本一致。高速SerDes串行發(fā)送電路通過開環(huán)測試誤碼率后得到的結(jié)果如表2所示,從表2可以看到,在90min的測試時(shí)間內(nèi),高速SerDes串行發(fā)送電路共發(fā)送碼數(shù)為6.526×1012bit,沒有出現(xiàn)誤碼,所以誤碼率小于10–12,結(jié)果可信[11-12]。

      表2 高速SerDes串行接口誤碼率測試結(jié)果Tab.2 Test result of bit error rate for high speed SerDes interface

      5 信噪比指標(biāo)測試

      在完成模擬前端電路的方案設(shè)計(jì)后,按照表1所示的模擬前端電路性能指標(biāo),對其采集圖像數(shù)據(jù)的信噪比(SNR)進(jìn)行測試。根據(jù)圖像灰度值得到圖像 SNR隨灰度值的變化如圖 6(a)所示,圖像灰度值為滿量程60%~80%范圍變化時(shí),SNR隨圖像灰度的變化如圖6(b)所示,CCD模擬信號經(jīng)過14位量化的模數(shù)變換后,數(shù)字圖像灰度滿量程為16 383DN,因此,其80%滿量程在13 000DN左右,從圖6可以看到,當(dāng)圖像灰度到滿量程80%時(shí),圖像SNR可以達(dá)到52dB,基本達(dá)到了所選用CCD器件能達(dá)到的最大值,并且SNR曲線基本線性,完成電路的設(shè)計(jì)目標(biāo)。

      圖6 圖像SNR隨圖像灰度變化曲線Fig. 6 SNR curve with different image gray level

      6 結(jié)束語

      本文對32通道遙感相機(jī)視頻模擬前端電路進(jìn)行設(shè)計(jì)分析,采用高集成度、模塊設(shè)計(jì)和通用產(chǎn)品的設(shè)計(jì)思路,解決了模擬通道系統(tǒng)帶寬設(shè)計(jì)、遙感相機(jī)模擬前端電路專用集成芯片模擬信號內(nèi)部箝位和采樣脈沖相位確定方法、LVDS差分?jǐn)?shù)據(jù)輸出、高速SerDes串行數(shù)據(jù)誤碼率測試的方案及測試結(jié)果,通過采集圖像得到圖像的SNR曲線,最終測試結(jié)果表明:電路工作頻率為5MHz、圖像灰度達(dá)到滿量程80%時(shí),圖像SNR達(dá)到52dB,可以滿足遙感相機(jī)視頻電路的設(shè)計(jì)要求。

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