苗長云，沈廣平，戈立軍（天津工業(yè)大學(xué)電子與信息工程學(xué)院，天津　300387）

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OFDM信號(hào)壓縮采樣重構(gòu)算法的FPGA實(shí)現(xiàn)

苗長云，沈廣平，戈立軍
（天津工業(yè)大學(xué)電子與信息工程學(xué)院，天津300387）

摘要：針對(duì)OFDM信號(hào)壓縮采樣重構(gòu)的優(yōu)化正交匹配追蹤（OOMP）算法，提出了一種基于FPGA的OOMP算法實(shí)現(xiàn)方案.該方案將算法分為并串變換、求系數(shù)、解方程3個(gè)步驟，在Altera公司Stratix IV系列FPGA芯片EP4SE530F43C2上采用多時(shí)鐘控制的乘法器級(jí)聯(lián)SRAM結(jié)構(gòu)，實(shí)現(xiàn)了矩陣向量相乘，節(jié)約了存儲(chǔ)資源；在Quartus II開發(fā)環(huán)境下采用VHDL語言編寫了OOMP算法程序，并采用Modelsim軟件對(duì)其進(jìn)行了門級(jí)時(shí)序仿真，實(shí)現(xiàn)了OOMP算法.仿真結(jié)果表明：該方案具有復(fù)雜度低、處理速度快等優(yōu)點(diǎn).

關(guān)鍵詞：優(yōu)化正交匹配追蹤算法；現(xiàn)場(chǎng)可編程門陣列；乘法器；SRAM；硬件描述語言

隨著人們對(duì)通信信息量需求的日益增大，為了滿足未來不斷增長的數(shù)據(jù)傳輸速率的要求，增加系統(tǒng)帶寬來提高傳輸速率是直接有效的方法，而超寬帶（UWB）通信系統(tǒng)的大帶寬具有在提高傳輸速率方面明顯優(yōu)勢(shì)[1]. 3～10 GHz是首個(gè)支持UWB通信的頻段，最高支持?jǐn)?shù)據(jù)傳輸速率480 Mbps；60 GHz頻段系統(tǒng)則可實(shí)現(xiàn)高于5 Gbps傳輸速率的超高速無線數(shù)據(jù)傳輸.現(xiàn)有的3～10 GHz標(biāo)準(zhǔn)、60 GHz標(biāo)準(zhǔn)超寬帶系統(tǒng)均規(guī)定OFDM是實(shí)現(xiàn)超寬帶的高速無線個(gè)域網(wǎng)的物理層方案之一，并且OFDM-UWB具有頻帶利用率高、抗符號(hào)串?dāng)_能力強(qiáng)、抗頻率選擇性衰落能力強(qiáng)等優(yōu)點(diǎn)，研究基于OFDM-UWB系統(tǒng)具有重要的應(yīng)用價(jià)值.而高速采樣ADC是OFDM-UWB系統(tǒng)面臨的首要挑戰(zhàn)與技術(shù)瓶頸，根據(jù)香農(nóng)-奈奎斯特采樣定理，無失真地恢復(fù)原始信號(hào)，要求采樣頻率至少是輸入信號(hào)頻率2倍以上才能實(shí)現(xiàn).

針對(duì)此問題，文獻(xiàn)[1]提出并行壓縮采樣（PSCS），并采用傳統(tǒng)正交匹配追蹤（OMP）算法重構(gòu)壓縮采樣后信號(hào)；文獻(xiàn)[2]基于OFDM信號(hào)頻域稀疏位置已知的特點(diǎn)，提出擴(kuò)展并行壓縮采樣（EPSCS），并采用優(yōu)化正交匹配追蹤（OOMP）算法重構(gòu)信號(hào).目前國內(nèi)外的壓縮采樣重構(gòu)的FPGA實(shí)現(xiàn)都是基于文獻(xiàn)[1]中傳統(tǒng)OMP算法.基于傳統(tǒng)OMP算法，文獻(xiàn)[3]采用一種動(dòng)態(tài)流水線結(jié)構(gòu)，加法器級(jí)聯(lián)RAM實(shí)現(xiàn)乘積的隨加隨存，不斷存儲(chǔ)更新最大列的結(jié)構(gòu)；文獻(xiàn)[4]采用多RAM存儲(chǔ)數(shù)據(jù)的地址及數(shù)據(jù)，簡(jiǎn)化矩陣求逆的復(fù)雜度的結(jié)構(gòu).這些傳統(tǒng)OMP算法方案對(duì)于硬件資源有諸多浪費(fèi)，需不斷尋找乘積最大列，最大列矩陣會(huì)隨著殘差不斷更新變的越來越大，并在求殘差時(shí)，在FPGA硬件實(shí)現(xiàn)中需對(duì)最大列矩陣求逆[5]，使實(shí)現(xiàn)變得異常復(fù)雜.

針對(duì)文獻(xiàn)[2]提出的用于EPSCS的OOMP算法，本文提出了一種基于FPGA的OOMP算法實(shí)現(xiàn)方案，可將原先硬件矩陣求逆運(yùn)算轉(zhuǎn)變成解方程的乘除運(yùn)算[6]，而乘除運(yùn)算在FPGA有固定模塊.該方案在Altera公司Stratix IV系列FPGA芯片EP4SE530F43C2上采用多時(shí)鐘控制的乘法器級(jí)聯(lián)SRAM結(jié)構(gòu)，實(shí)現(xiàn)矩陣向量相乘，節(jié)約了存儲(chǔ)資源；在Quartus II開發(fā)環(huán)境下采用VHDL語言編寫了OOMP算法程序，并采用Modelsim軟件對(duì)其進(jìn)行門級(jí)時(shí)序仿真，實(shí)現(xiàn)了OOMP算法.

1　算法原理

1.1 OFDM信號(hào)模型

在OFDM系統(tǒng)中，頻域信號(hào)X=[X0，X1，…，XN-1]T通過N個(gè)相互正交的子載波進(jìn)行傳輸，其中第k個(gè)子載波上的數(shù)據(jù)Xk為PSK、QAM[7]等數(shù)字映射的結(jié)果，則經(jīng)過IDFT調(diào)制的時(shí)域信號(hào)可表示為

定義向量x = [x0，x1，…，xN-1]T，則（1）式可表示為矩陣形式

式中：z = [z0，z1，…，zN-1]T為N×1維高斯白噪聲.經(jīng)過DFT[8]解調(diào)所得頻域信號(hào)可表示為

定義向量Y = [Y0，Y1，…，YN-1]T，則將（4）式寫為矩陣形式

式中：QH為N×N維傅里葉變換矩陣[9]；Z = QHz為高斯白噪聲的頻域形式.

1.2 PSCS原理

PSCS是基于隨機(jī)解調(diào)[10]（RD）的壓縮采樣原理的延伸，其相當(dāng)于將RD結(jié)構(gòu)擴(kuò)展為多行：

式中：Φi（t）[11]為以奈奎斯特頻率變化的取值為±1的偽隨機(jī)序列；P為路數(shù)；S為段數(shù)；M為總的觀測(cè)值數(shù)量，M = SP.傳統(tǒng)信號(hào)重構(gòu)算法[12]從少量觀測(cè)信號(hào)中恢復(fù)信號(hào)，如圖1所示.在總觀測(cè)點(diǎn)數(shù)相同的情況下，PSCS結(jié)構(gòu)中的采樣速率為RD的1/P，即PSCS以復(fù)雜度的提升換取采樣速率的降低，對(duì)于不稀疏的OFDM信號(hào)可達(dá)到降低采樣速率的效果.

圖1　PSCS框圖Fig.1 PSCS algorithm block diagram

1.3 OOMP算法原理

OOMP算法是基于傳統(tǒng)OMP[13]算法的一種延伸，對(duì)傳統(tǒng)OMP算法做了最優(yōu)化處理，如圖2所示.輸入為壓縮采樣得到測(cè)量值向量y，長度為M，觀測(cè)矩陣V是滿足一定條件的M×N偽隨機(jī)序列，在已知迭代次數(shù)K的情況下[14]，得到稀疏位置的系數(shù)Ck為

圖2　OOMP算法流程圖Fig.2 Optimized OMP algorithm flow chart

已知OFDM信號(hào)基矩陣Ψ的稀疏位置，可以恢復(fù)原始信號(hào)的非稀疏位置，并在稀疏的位置上補(bǔ)零[15]，得到重構(gòu)信號(hào)

2　OOMP算法實(shí)現(xiàn)方案

本設(shè)計(jì)選用Altera公司Stratix IV系列FPGA芯片P4SE530F43C2，設(shè)計(jì)在Quatrus II軟件開發(fā)環(huán)境下進(jìn)行，用Modelsim進(jìn)行了相應(yīng)的功能仿真.將FPGA實(shí)現(xiàn)的過程分成3部分：并串轉(zhuǎn)換、求系數(shù)、解方程，實(shí)現(xiàn)原理框圖如圖3所示.

圖3　優(yōu)化OMP原理框圖Fig.3 Functional block diagram of optimized OMP

構(gòu)建只讀存儲(chǔ)器ROM1、ROM2、ROM3和ROM4. ROM1用來存儲(chǔ)測(cè)量矩陣實(shí)部，ROM2存儲(chǔ)測(cè)量矩陣虛部，ROM3用來存儲(chǔ)基矩陣實(shí)部，ROM4存儲(chǔ)基矩陣虛部.乘法器級(jí)聯(lián)SRAM的乘累加器結(jié)構(gòu)是實(shí)現(xiàn)本設(shè)計(jì)思路的重要載體，它由有符號(hào)數(shù)復(fù)數(shù)乘法器、延時(shí)SRAM和求和減法器組成，復(fù)數(shù)乘法器相乘值做SRAM延時(shí)輸入和求和減法器加項(xiàng)輸入，SRAM延時(shí)輸出做求和減法器負(fù)項(xiàng)輸入，求和減法器輸出接回求和減法器做正項(xiàng)輸入，正項(xiàng)輸入求和減負(fù)項(xiàng)輸入得到累加和.原始OFDM信號(hào)經(jīng)PSCS壓縮采樣后輸入信號(hào)是復(fù)數(shù)信號(hào)，長度N = 165，稀疏度K = 112，總采樣點(diǎn)M = 160，并行路數(shù)P = 16，分段數(shù)S = 10.

2.1并串轉(zhuǎn)換

并串聯(lián)設(shè)計(jì)轉(zhuǎn)換如圖4所示.并串轉(zhuǎn)換各模塊中，控制單元用來產(chǎn)生整個(gè)并串模塊的時(shí)鐘clk、clk_r 和clk_112；數(shù)據(jù)寫入模塊是將16路并行的PSCS采樣后OFDM信號(hào)按時(shí)鐘clk_r寫入，同時(shí)以clk時(shí)鐘讀出，clk是clk_r的16倍，通過讀寫時(shí)鐘的不同實(shí)現(xiàn)16路并行輸入PSCS采樣點(diǎn)串行1路輸出采樣點(diǎn)，相當(dāng)于壓縮采樣（CS）1路信號(hào)；地址產(chǎn)生器分配數(shù)據(jù)讀寫地址；數(shù)據(jù)存儲(chǔ)器實(shí)現(xiàn)按行存入經(jīng)過并串轉(zhuǎn)換輸出的數(shù)據(jù)，并根據(jù)地址產(chǎn)生器產(chǎn)生的讀地址讀數(shù)據(jù)，向量與矩陣相乘需多次讀出向量非稀疏的位置與矩陣求內(nèi)積，向量寫入時(shí)鐘是clk，讀出時(shí)鐘clk_112，128*clk= 160*clk_112，實(shí)現(xiàn)寫入160抽樣點(diǎn)，讀出128個(gè)抽樣點(diǎn)；寫使能產(chǎn)生器是在采用乒乓操作讀寫RAM中的數(shù)據(jù)時(shí)，使讀寫在2個(gè)RAM中分別同時(shí)進(jìn)行.

圖4　串并轉(zhuǎn)換設(shè)計(jì)圖Fig.4 Design diagram of equation solution

2.2求系數(shù)

FPGA中實(shí)現(xiàn)求系數(shù)的硬件設(shè)計(jì)，如圖5所示.時(shí)鐘模塊產(chǎn)生數(shù)據(jù)處理所需要的時(shí)鐘，采用clk_112和clk_160，clk_112=160*clk_160，實(shí)現(xiàn)160次累加；數(shù)據(jù)存儲(chǔ)器存儲(chǔ)并串轉(zhuǎn)換后數(shù)據(jù)y，虛部和實(shí)部分開存儲(chǔ)；模塊地址產(chǎn)生器用來產(chǎn)生測(cè)量矩陣地址addrv；測(cè)量矩陣存儲(chǔ)按列存儲(chǔ)測(cè)量矩陣V，虛部和實(shí)部分開存儲(chǔ)；延時(shí)共軛器是對(duì)測(cè)量矩陣延時(shí)并對(duì)復(fù)數(shù)求共軛得number1*；乘加器實(shí)現(xiàn)求乘累加，乘加器1實(shí)現(xiàn)測(cè)量矩陣V與y數(shù)據(jù)的乘累加運(yùn)算，乘加器2實(shí)現(xiàn)測(cè)量矩陣自乘累加運(yùn)算；共軛器對(duì)輸出結(jié)果求共軛；除法器用來做除法運(yùn)算，除法器1實(shí)現(xiàn)乘加器1與乘加器2除法運(yùn)算，除法器2實(shí)現(xiàn)除法器1兩倍余數(shù)與乘加器2的除法運(yùn)算，進(jìn)而得到數(shù)據(jù)除法四舍五入的進(jìn)位；加法器實(shí)現(xiàn)除法四舍五入進(jìn)位與除法器1值求和，得到Cik.

圖5　求系數(shù)的設(shè)計(jì)圖Fig.5 Design diagramof computing coefficient

2.3解方程

FPGA中實(shí)現(xiàn)解方程的硬件設(shè)計(jì)圖如圖6所示.

圖6　解方程的設(shè)計(jì)圖Fig.6 Design diagram of equation solution

圖6中，T為基矩陣Φ，地址產(chǎn)生器用來產(chǎn)生基矩陣的地址addrT；基矩陣存儲(chǔ)器按列存儲(chǔ)，虛部和實(shí)部分開存儲(chǔ)；延時(shí)共軛器用來對(duì)基矩陣求共軛來做矩陣相乘；乘加器用來做乘累加和，完成矩陣系數(shù)Cik與基矩陣乘累加和，得到延時(shí)補(bǔ)零單元用來對(duì)得到數(shù)據(jù)的稀疏的位置補(bǔ)零.

3　FPGA仿真及結(jié)果分析

數(shù)據(jù)處理時(shí)，對(duì)數(shù)據(jù)值做一定比例放大，根據(jù)讀寫時(shí)鐘變換完成輸入數(shù)據(jù)并串變換得到y(tǒng)實(shí)部和虛部y_re和y_im，V_re和V_im是存儲(chǔ)在ROM1和ROM2中觀測(cè)矩陣V實(shí)部和虛部，如圖7所示. z6是y與V做內(nèi)積得到虛部，矩陣V自內(nèi)積只有實(shí)部z7，Cik_re 和Cik_im是求方程系數(shù)實(shí)部和虛部如式（7），z6除以z7結(jié)果延遲一個(gè)時(shí)鐘clk_160得到Cik_im，如圖8所示，T_re和T_im是存儲(chǔ)在ROM3和ROM4中基矩陣Φ實(shí)部和虛部，如式（8）Cik和Φ相乘得到實(shí)部和虛部是z12和z13，z12和z13累加得z14和z15，如圖9所示.

圖7　仿真結(jié)果1Fig.7 Simulation result 1

圖8　仿真結(jié)果2Fig8 Simulation result 2

圖9　仿真結(jié)果3Fig9 Simulation result 3

將得到結(jié)果與Matlab中OFDM原始信號(hào)的數(shù)據(jù)做比較，如圖10所示，在OOMP算法的FPGA實(shí)現(xiàn)方案中，恢復(fù)數(shù)據(jù)保持了原OFDM信號(hào)數(shù)據(jù)的結(jié)構(gòu)特征，數(shù)據(jù)重構(gòu)比較理想. FPGA硬件資源消耗見表1，可知本方案與文獻(xiàn)[3]所使用的方法相比，少用2 648個(gè)LE.該方案具有處理速度快、實(shí)現(xiàn)簡(jiǎn)便和占用較少的硬件資源等優(yōu)點(diǎn).

圖10　恢復(fù)信號(hào)與輸入信號(hào)的對(duì)照?qǐng)D（信號(hào)的實(shí)部）Fig.10 Contrast diagram of reconstruction signal and input signal（real component of signal）

表1　FPGA硬件資源消耗Tab.1 Hardware resources consumption of FPGA

4　結(jié)語

本文提出了一種基于FPGA的OOMP算法實(shí)現(xiàn)方案.該方案在FPGA芯片EP4SE530F43C2上實(shí)現(xiàn)了矩陣向量相乘，節(jié)約了存儲(chǔ)資源；在Quartus II開發(fā)環(huán)境下，采用VHDL語言編寫了OOMP算法程序，并采用Modelsim軟件對(duì)其進(jìn)行了門級(jí)時(shí)序仿真，實(shí)現(xiàn)了OOMP算法.本方案具有實(shí)現(xiàn)復(fù)雜度低、處理速度快等優(yōu)點(diǎn)，主要針對(duì)稀疏信號(hào)，對(duì)于實(shí)際信號(hào)傳輸有很重要的意義.本文沒有對(duì)非稀疏信號(hào)進(jìn)行處理，但非稀疏信號(hào)可經(jīng)過變換域轉(zhuǎn)換為稀疏信號(hào)，并通過OOMP算法進(jìn)行處理，這將是今后一個(gè)重要的研究方向.

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FPGA implementation of compression sampling reconstruction algorithm based on OFDM signal

MIAO Chang-yun，SHEN Guang-ping，GE Li-jun
（School of Electronics and Information Engineering，Tianjin Polytechnic University，Tianjin 300387，China）

Abstract：According to optimized orthogonal matching pursuit（OOMP）algorithm in the compressed sampling reconstruction of OFDM signal，a scheme of OOMP based on FPGA is proposed. The scheme divides the algorithm into parallel-serial conversion，computing coefficient and solving equation. In Altera′FPGA Stratix IV EP4SE530F43C2，matrix -vector multiplication is implemented in the cascade structure of multiplier and SRAM，which is controlled by multiple clocks，to save resources. In the Quartus II environment，the scheme programs OOMP with VHDL. The scheme uses Modelsim to carry out gate -level timing simulation and implements OOMP algorithm correctly. The simulation results show that the scheme has the advantages of easy implementation and high processing speed.

Key words：optimized orthogonal matching pursuit algorithm；FPGA；multiplier；SRAM；VHDL

通信作者：苗長云（1962—），男，教授，博士生導(dǎo)師，主要研究方向?yàn)楣馔ㄐ偶肮鈧鞲屑夹g(shù).E-mail：miaochangyun@tjpu.edu.cn

基金項(xiàng)目：國家自然科學(xué)基金資助項(xiàng)目（61302062，51274150）；天津市應(yīng)用基礎(chǔ)及前沿技術(shù)研究計(jì)劃青年基金項(xiàng)目（13JCQNJC00900）

收稿日期：2015-10-28

DOI：10.3969/j.issn.1671-024x.2016.02.012

中圖分類號(hào)：TN914.4

文獻(xiàn)標(biāo)志碼：A

文章編號(hào)：1671－024X（2016）02－0060－05