基于FPGA的電子直線加速器低電平系統(tǒng)前饋功能的實(shí)現(xiàn)

李 松　張俊強(qiáng)　張 猛　趙明華（中國科學(xué)院上海應(yīng)用物理研究所 嘉定園區(qū)　上海 20800）2（中國科學(xué)院大學(xué)　北京 00049）

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基于FPGA的電子直線加速器低電平系統(tǒng)前饋功能的實(shí)現(xiàn)

李 松1，2張俊強(qiáng)1張 猛1趙明華1
1（中國科學(xué)院上海應(yīng)用物理研究所 嘉定園區(qū)上海 201800）2（中國科學(xué)院大學(xué)北京 100049）

用于驅(qū)動光中子源裝置（TMSR Photo-Neutron Source Phase1， TDSN1）的15MeV直線加速器，由于腔體中瞬態(tài)束流負(fù)載效應(yīng)的存在使得束團(tuán)在經(jīng)過腔體后頭部的能量過高，會導(dǎo)致束流能散變大，降低了束流的傳輸效率。“數(shù)字前饋補(bǔ)償”方法在原有的數(shù)字低電平控制系統(tǒng)的現(xiàn)場可編程邏輯門陣列（Field Programmable Gate Array， FPGA）中加入前饋模塊，通過直接削弱輸入腔體的射頻場的頭部場強(qiáng)來達(dá)到降低束團(tuán)頭部能量的目的。實(shí)際數(shù)據(jù)表明，低電平系統(tǒng)前饋功能工作穩(wěn)定，束流能散降低，束流的傳輸效率顯著變高，克服了傳統(tǒng)束流補(bǔ)償法不能在大束團(tuán)、高流強(qiáng)模式下工作的缺陷。

現(xiàn)場可編程邏輯門陣列，先進(jìn)先出電路，串行轉(zhuǎn)換，前饋控制，低電平，直線加速器

在 15MeV 直線加速器（Linear Accelerator，LINAC）中［1］，束流負(fù)載效應(yīng)使得直線加速器腔體中束團(tuán)的頭部能量變大，能散也變大，束流電流的傳輸效率變低［2］。傳統(tǒng)的束流負(fù)載補(bǔ)償?shù)姆椒ㄊ窃谖⒉▓錾形赐耆⒌臅r(shí)候提前注入束流，此時(shí)，束流負(fù)載效應(yīng)造成的微波場的損耗可以通過微波場能量的提高而得到一定程度的彌補(bǔ)［3］。但是傳統(tǒng)方法的局限性在于，對于電子束能散較高的情況下，不能做到完全清除大束團(tuán)高流強(qiáng)模式下的束流負(fù)載效應(yīng)［4-7］。

由于現(xiàn)代數(shù)字電子技術(shù)的發(fā)展，我們采用現(xiàn)場可編程邏輯門陣列（Field Programmable Gate Array，F(xiàn)PGA）數(shù)字算法的前饋控制來減少束流負(fù)載的影響［8］。前饋控制利用輸入信號的直接作用構(gòu)成開環(huán)控制系統(tǒng)，控制周期更短，并且只要輸出量的較大波動量是可測和可控的，我們可以利用外擾動量直接控制輸出，其補(bǔ)償精度較傳統(tǒng)方法有很大提升。本文使用的FPGA是Xilinx公司Virtex-6系列的X6-400M，在現(xiàn)有模塊的基礎(chǔ)上自行添加了前饋模塊，將前饋數(shù)據(jù)疊加到原始射頻場的波形數(shù)據(jù)中，實(shí)現(xiàn)對輸入射頻場波形的直接調(diào)控［9-10］。

1　加速器低電平系統(tǒng)簡介

為了保證15MeV 電子加速器可以更好地驅(qū)動光中子源裝置（TMSR Photo-Neutron Source Phase 1，TPNS1），我們開發(fā)了基于FPGA的數(shù)字化低電平控制系統(tǒng)。直線加速器和低電平系統(tǒng)一起構(gòu)成直線加速器微波系統(tǒng)，如圖1所示。其中低電平系統(tǒng)主要包括一個(gè)信號發(fā)生器、定時(shí)系統(tǒng)、射頻（Radio Frequency， RF）前端和基于 FPGA的數(shù)字信號處理系統(tǒng)。在微波系統(tǒng)中前饋信號從FPGA中輸出，經(jīng)過數(shù)模轉(zhuǎn)換（Digital to Analog Converter， DAC）成模擬信號并送到RF前端進(jìn)行濾波，然后經(jīng)過固態(tài)放大器和速調(diào)管放大到所需的功率，最后饋入到直線加速器的加速段中，從而實(shí)現(xiàn)對射頻場波形和場強(qiáng)的直接調(diào)控。

圖1　直線加速器微波系統(tǒng)Fig.1　Microwave system of electron LINAC.

2　FPGA數(shù)字前饋控制的設(shè)計(jì)

由束流負(fù)載理論可知，在束流注入時(shí)間固定的前提下，通過腔體的束團(tuán)因束流負(fù)載效應(yīng)造成的能量增益是一定的，所以前饋的數(shù)據(jù)可以設(shè)計(jì)為一系列時(shí)不變的值。我們將前饋數(shù)據(jù)寫入到只讀存儲器（Read Only Memory， ROM）的初始化文件COE中，然后從底層ROM中直接將前饋數(shù)據(jù)引入到前饋模塊中進(jìn)行串行轉(zhuǎn)換和疊加運(yùn)算，最終得到調(diào)整后的射頻場波形的數(shù)據(jù)。為達(dá)到這個(gè)目的，在FPGA分別設(shè)計(jì)了前饋數(shù)據(jù)生成模塊和前饋模塊兩個(gè)部分。

2.1前饋模塊的設(shè)計(jì)

前饋模塊的主要作用是將 16位的前饋數(shù)據(jù)串行轉(zhuǎn)換成64位，再將其與原波形的64位數(shù)據(jù)相疊加。前饋模塊主要添加在原 FPGA頂層模塊的ii_dac5682z_intf_top模塊中，ii_dac5682z_intf_top原模塊的結(jié)構(gòu)如圖2所示。

圖2　ii_dac5682z_intf_top結(jié)構(gòu)框圖Fig.2　Block diagram of ii_dac5682z_intf_top.

在原模塊中，上層數(shù)據(jù)經(jīng)過VITA deframer模塊解包后，經(jīng)過一個(gè)二選一選擇器，進(jìn)入ii_offgain模塊，該模塊的作用是應(yīng)用補(bǔ)償誤差和校正因子對采樣數(shù)據(jù)進(jìn)行優(yōu)化，512×72的FIFO （First In First Out）（后改為512×64）主要起一個(gè)數(shù)據(jù)緩沖的作用。最后為了做到多卡同步，知識產(chǎn)權(quán)核（Intellectual Property Core， IP核）物理層（Physical Layer， PHY）使用ii_dac_lat_cal與ii_dac_bitslip模塊校準(zhǔn)輸出定時(shí)來使得DAC的模擬輸出對齊。

經(jīng)過對ii_dac5682z_intf內(nèi)各模塊代碼的解讀，決定將前饋模塊加在ii_offgain模塊和512×64FIFO之間，如圖3所示，發(fā)現(xiàn)ii_offgain模塊的輸出數(shù)據(jù)是16位的，而afifo輸入端口是64位的，所以前饋模塊必須要具備從16位到64位的串行轉(zhuǎn)換的功能。此外，采用異步FIFO而不是雙口隨機(jī)存取存儲器（Random-Access Memory， RAM）作為串行轉(zhuǎn)換的橋梁。保證了串行轉(zhuǎn)換的效率（經(jīng)過仿真測試雙口RAM輸出數(shù)據(jù)的效率低于異步FIFO），并且FIFO作為一個(gè)具有存儲功能的器件也讓我們可以對上層來的前饋數(shù)據(jù)進(jìn)行存儲控制。

圖3　添加前饋模塊后ii_dac5682z_intf的結(jié)構(gòu)圖Fig.3　Block diagram of ii_dac5682z_intf module after adding feed-forward module.

將設(shè)計(jì)的前饋模塊命名為ii_feedforward，其內(nèi)部構(gòu)造如圖4所示，主要由串行轉(zhuǎn)換模塊和前饋數(shù)據(jù)添加模塊組成。其中串行轉(zhuǎn)換模塊又分為串行變換模塊和FIFO模塊，因?yàn)镕IFO的IP核并不能直接使用，所以我們寫了一個(gè)FIFO的控制程序和IP核一起封裝成FIFO模塊使用。模塊設(shè)計(jì)好后用Isim對其進(jìn)行仿真測試，結(jié)果如圖5所示。

圖4　ii_feedforward前饋模塊的內(nèi)部構(gòu)造圖Fig.4　Internal structure of ii_feedforward module.

圖 5　Switch信號打開（a）和關(guān)閉（b）后各信號的仿真波形Fig.5　Simulation waveform after switch on （a） and switch off （b）.

用switch信號作為前饋功能的開關(guān)，可以觀察到 switch信號打開后（低變高），前饋模塊開始工作，經(jīng)過4個(gè)時(shí)鐘周期的延遲，串行轉(zhuǎn)換發(fā)生數(shù)據(jù)從16位變?yōu)?4位，又經(jīng)過一個(gè)時(shí)鐘周期前饋數(shù)據(jù)添加到了原始數(shù)據(jù)之上。之所以前面會發(fā)生約5個(gè)時(shí)鐘周期的延遲，是因?yàn)镕IFO的數(shù)據(jù)寫入過程需要5個(gè)時(shí)鐘周期，詳情參考X6-400M數(shù)據(jù)手冊。

和開啟時(shí)不同，一旦switch關(guān)閉，數(shù)據(jù)立馬恢復(fù)成為原始數(shù)據(jù)。從仿真的結(jié)果來看，數(shù)據(jù)饋入的功能正常，但是后續(xù)試驗(yàn)表明僅做到這一步還不足以使得前饋功能正常工作，將在后面繼續(xù)討論。

2.2前饋數(shù)據(jù)輸入模塊的設(shè)計(jì)

前饋數(shù)據(jù)是利用ROM的初始化文件COE，通過在COE中寫入初始數(shù)據(jù)，并對其進(jìn)行調(diào)用，來完成前饋數(shù)據(jù)的導(dǎo)出。該模塊要達(dá)到的目的是，每當(dāng)觸發(fā)信號有效，就可以從ROM中輸出想要的數(shù)據(jù)。要完成這個(gè)目的，需要對ROM的IP核進(jìn)行設(shè)定。選擇單口ROM，并根據(jù)數(shù)據(jù)的需求設(shè)定ROM的寬度和深度，圖6在IP核中將事先寫好的COE文件載入。COE文件里主要是一系列所需的大串?dāng)?shù)據(jù)，這些數(shù)據(jù)一般用MATLAB生成，寫入到一個(gè)TXT文件中去，然后將 TXT文件里的格式保存為符合COE標(biāo)準(zhǔn)的格式即可生成COE文件。

圖6　IP core中COE文件的載入界面Fig.6　Loading interface of COE file in IP core.

IP核生成后并不能直接使用，需要對它進(jìn)行封裝，操作方法類似之前的FIFO的IP核，并根據(jù)要求設(shè)計(jì)一個(gè)0-2047位的地址生成模塊，為ROM的IP核分配地址。這樣ROM里的初始化文件就能順利導(dǎo)出了，圖7為前饋數(shù)據(jù)生成模塊的內(nèi)部構(gòu)造圖。在第一次前饋功能測試中，在COE文件中一共寫入了2048個(gè)前饋數(shù)據(jù)（因?yàn)榍梆伳K中FIFO的深度為2048），第0-500和1548-2047的數(shù)據(jù)值為0，第 501-700和 1301-1547的數(shù)據(jù)值為-5000，第701-900和 1101-1300的數(shù)據(jù)值為-8000，第901-1100的數(shù)據(jù)值最大，為-10000，體現(xiàn)在波形上是一個(gè)左右對稱的階梯狀的凹陷。

圖7　前饋數(shù)據(jù)生成模塊內(nèi)部構(gòu)造圖Fig.7　Internal structure of feed-forward data generation module.

用信號發(fā)生器輸入一系列正弦波到FPGA板卡中，并從512×64 FIFO中引出數(shù)據(jù)送到示波器中進(jìn)行觀察。沒有前饋?zhàn)饔脮r(shí)，從圖8中看到的是一整個(gè)矩形，它是由一系列同幅值的正弦波組成的。加入上文所說的前饋數(shù)據(jù)后，原本完整的矩形變成了圖8中所示的情況，且其凹陷的幅度和前饋的設(shè)定值正好成比例，這一點(diǎn)再次說明前饋功能確實(shí)在正常工作。但是僅做到這些還不夠，雖然得到了正確的波形，但是它并沒有和預(yù)先試想的一樣固定下來。隨著串行轉(zhuǎn)換的不斷進(jìn)行，波形是不斷移動的，而我們施加到腔體射頻場的前饋波形在沒有人為調(diào)節(jié)的情況下必須是固定在我們需要的位置。為解決這個(gè)問題，專門設(shè)計(jì)一個(gè)特殊的觸發(fā)信號來固定波形。

圖8　從512×64 FIFO中引出的前饋數(shù)據(jù)的波形Fig.8　Feed-forward waveform take from 512×64 FIFO.

2.3觸發(fā)信號的設(shè)計(jì)及優(yōu)化

具體的程序設(shè)計(jì)思路如圖9所示，其算法思想是一方面設(shè)計(jì)一個(gè)計(jì)數(shù)器，其中的計(jì)數(shù)信號（圖 9 中 addr）在沒有遇到外部觸發(fā)的情況下讓其從0-4096不斷地增加，增長到4096后保持不變，有觸發(fā)過來則將地址歸零，重新計(jì)數(shù)；另一方面準(zhǔn)備一個(gè)中間信號dly，在外部延遲delay沒有到達(dá)4096時(shí)將外部的延遲值delay幅值給它，如果達(dá)到這個(gè)值就將其歸零。簡單來說兩邊都在各自進(jìn)行循環(huán)計(jì)數(shù)的操作，然后在第三個(gè)process程序中將addr的值與外部延遲的值dly相比較，如果兩者相等就讓trig_o信號輸出一個(gè)脈沖，前饋的波形只有檢測到該脈沖后才能輸出，這樣就達(dá)到了固定波形的目的。

圖9　觸發(fā)信號程序的設(shè)計(jì)流程圖Fig.9　Design flow chart of trigger signal.

除此之外，還對原ADC觸發(fā)信號進(jìn)行了優(yōu)化。原 adc0_trigger信號高電平比較長，使得下一級模塊對其進(jìn)行檢測帶來了困難，為此設(shè)計(jì)了一路使得信號高電平部分變窄的程序。其功能如圖10所示。

圖10　對觸發(fā)信號的優(yōu)化Fig.10　Optimization of trigger signal.

根據(jù)VHDL編程的特點(diǎn)，只有在每個(gè)時(shí)鐘的上升沿到來時(shí)賦值語句才會更新。而原 adc0_trigger高電平的長度等于好幾個(gè)系統(tǒng)時(shí)鐘周期。利用好這一點(diǎn)，我們設(shè)計(jì)了觸發(fā)信號的優(yōu)化程序。在程序中將a、b兩者的值作為一個(gè)元素考慮，當(dāng)觸發(fā)沒有到來時(shí)讓a、b的值都為零，即（0，0）。當(dāng)檢測到原觸發(fā)的上升沿時(shí)，將a的值賦為1，而將a之前的值0賦給 b即此時(shí)（a，b）為（1，0），之后的一小段時(shí)間里adc0_trigger始終處于高電平的狀態(tài)，同樣地很容易知道此時(shí)（a，b）為（1，1），當(dāng)下降沿到來后再變?yōu)椋?，1），最后變成（0，0）。在這個(gè)變化過程中，只有在（a，b）為（1，0）時(shí)，將信號c輸出為高電平，這樣就達(dá)到了使得觸發(fā)信號變窄的目的。

完成了觸發(fā)信號的設(shè)計(jì)及優(yōu)化之后，再次進(jìn)行前饋功能的測試，這一次波形依然滿足要求（參考圖8），其固定的位置滿足前饋數(shù)據(jù)的數(shù)值分布而且沒有移動，至此前饋模塊的設(shè)計(jì)基本完成。

3　實(shí)際束團(tuán)能量及電流波形的測量

為了驗(yàn)證前饋的真實(shí)有效性，直線加速器兩個(gè)45°二極鐵的中間安裝了釔鋁石榴石（Yttrium Aluminum Garnet， YAG）靶觀察束團(tuán)的能量分布［11］。因?yàn)榘械拇笮∠拗茻o法一次性看清整個(gè)束團(tuán)的能量分布，通過調(diào)整二極鐵電流強(qiáng)度來改變靶上觀察到的束團(tuán)中心能量，圖11是15MeV電子直線加速器束流診斷系統(tǒng)的示意圖。

圖11　加速器束流診斷系統(tǒng)的示意圖Fig.11　Beam diagnostics system of electron LINAC.

如圖11所示，在加速器電子槍的后方、加速段的后方和經(jīng)過偏轉(zhuǎn)磁鐵后的位置分別加裝了積分式束流變壓器（Integrating Current Transformer， ICT）去對該位置的束流積分電流進(jìn)行測量［12］。由此，可以得到在該位置的束流電流的波形，進(jìn)而對束流的傳輸效率進(jìn)行初步分析。在圖12中，最下面一條線表示的是剛從電子槍輸出的束流電流波形，中間的線代表的是經(jīng)過加速段后的束流電流波形，而最上面的線代表的是經(jīng)過偏轉(zhuǎn)磁鐵后的電流波形?？梢钥匆娫谖醇忧梆仌r(shí)，盡管從電子槍出射到經(jīng)過加速管出來的電流的傳輸效率都很高，但是由于瞬態(tài)束流負(fù)載效應(yīng)使得束團(tuán)的頭部能量大、能散高，在經(jīng)過偏轉(zhuǎn)磁鐵時(shí)束團(tuán)頭部較長打在外側(cè)真空壁上，而造成最終輸出的電流值有很大一部分的損失。

圖12　添加前饋前（a）和添加前饋后（b）三個(gè)ICT所測得的束流電流的波形Fig.12　Integral beam current waveform before （a） and after （b）feed-forward function turned on.

為了削減束團(tuán)的頭部能量，采用前饋的方法衰減射頻場前端的場強(qiáng)幅值。考慮到實(shí)際情況，將前饋表的值設(shè)計(jì)為512個(gè)-5000和1536個(gè)0，一共2048個(gè)數(shù)的階梯樣式（前饋表的大小由前饋模塊中存儲器的深度決定），再輔以RF調(diào)試（適當(dāng)調(diào)節(jié)波形的相位和前饋的延遲，使前饋凹陷對應(yīng)在射頻場前端），將射頻場的輸入波形完成從左邊向右邊的轉(zhuǎn)換。之后可以看到經(jīng)過偏轉(zhuǎn)磁鐵后束流的傳輸效率有了大幅度的提升。在此基礎(chǔ)上，我們還測量了在前后兩種狀態(tài)下束團(tuán)能量的分布，如圖13所示。

圖13　兩種狀態(tài)下束團(tuán)能量的測量Fig.13　Beam energy measurement before and after the feed-forward function turned on.

在圖13中，可以清楚地看到未添加前饋時(shí)束團(tuán)頭部的能量很高，一直延伸到了18.7MeV，且能散很高。添加前饋后，束團(tuán)頭部的能量（18.7-17.0MeV）明顯降低，能散減少。圖12、13的結(jié)果證明前饋功能工作正常，束團(tuán)頭部能量得到很好的削減，從中間的線到最上面線的電流傳輸效率已經(jīng)接近理想值，工作狀態(tài)穩(wěn)定，至此前饋控制的目的基本完成。

4　結(jié)語

利用數(shù)字低電平前饋技術(shù)，在電子加速器低電平控制系統(tǒng)的FPGA中設(shè)計(jì)了前饋模塊。該模塊以FIFO作為串行轉(zhuǎn)換的橋梁，通過將前饋的波形數(shù)據(jù)疊加到原始射頻場的波形數(shù)據(jù)之上，來削減射頻場頭部的場強(qiáng)，讓經(jīng)過腔體的束團(tuán)的頭部能量減少，解決了束流經(jīng)過腔體時(shí)因束流負(fù)載效應(yīng)而造成的一系列問題。實(shí)驗(yàn)結(jié)果表明，前饋模塊工作良好，束團(tuán)能散減小，束流電流傳輸效率明顯上升。

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Implementation of FPGA-based feedforward function in LLRF system for electron LINAC

LI Song1，2ZHANG Junqiang1ZHANG Meng1ZHAO Minghua1
1（Shanghai Institute of Applied Physics， Chinese Academy of Sciences， Jiading Campus， Shanghai 201800， China）
2（University of Chinese Academy of Sciences， Beijing 100049， China）

Background: Due to the existence of transient beam loading effect in cavity， the energy of the bunch head is higher than the other part in 15-MeV linear accelerator （LINAC） designed for thorium molten salt reactor （TMSR）photo-neutron source. This uneven distribution of energy leads to high energy spread， thus depresses transmission efficiency of beam. Purpose: This study aims to develop a digital feedforward compensation to reduce the influence of beam loading effect and decrease energy spread of the beam. Methods: The Field Programmable Gate Array （FPGA） programming language VHDL （Very-High-Speed Integrated Circuit Hardware Description Language） was used to design the feedforward module. This module was added to the original FPGA modules of low level radio frequency （LLRF） control system to cut down the intensity of head of radio frequency （RF） field. Results: The experimental test shows that the feedforward function of LLRF control system suppressed the energy spread to an ideal level and the transmission efficiency of the beam current had also been significantly improved. Conclusion: The digital feedforward method overcomes the deflection of traditional beam compensation method which malfunctions in the situation of big bunch and high beam current.

FPGA， First in first out （FIFO）， Serial conversion， Feed-forward control， Low-level radio frequency，LINAC

LI Song， male， born in 1989， graduated from Yangtze University in 2013， master student， focusing on the design and upgrade of low-level radio frequency control system of LINAC

TL53

10.11889/j.0253-3219.2016.hjs.39.070402

中國科學(xué)院戰(zhàn)略性先導(dǎo)科技專項(xiàng)（No.XDA02010100）資助

李松，男，1989年出生，2013年畢業(yè)于長江大學(xué)，現(xiàn)為碩士研究生，研究領(lǐng)域?yàn)榧铀倨鞯碗娖娇刂葡到y(tǒng)的設(shè)計(jì)與升級

趙明華，E-mail：zhaominghua@sinap.ac.cn

Supported by Strategic Pilot Science and Technology Project of Chinese Academy of Sciences （No.XDA02010100）

ZHAO Minghua， E-mail：zhaominghua@sinap.ac.cn

2016-01-28，

2016-03-02