馮喆韻，馬千成，汪　銘（中芯國際集成電路制造有限公司，上海 201203）

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0.18 μm完全隔離型低導通態(tài)電阻（Low Ron）NLDMOS研究

馮喆韻，馬千成，汪銘
（中芯國際集成電路制造有限公司，上海 201203）

介紹一組基于0.18 μm邏輯平臺構建的低導通態(tài)電阻（Low Ron）NLDMOS。該組LDMOS涵蓋10～30 V應用電壓。該NLDMOS為完全隔離型，因而其源端和漏端均可以獨立于襯底加偏壓。針對Drift區(qū)域和Body區(qū)域分別進行結構優(yōu)化，最終得到性能良好的低導通態(tài)電阻（Low Ron）NLDMOS。其導通態(tài)電阻（Ron）為4.4 mΩ·mm-2對應擊穿電壓（BV）～20 V，21 mΩ·mm-2對應擊穿電壓（BV）～41 V。

LDMOS；低導通態(tài)電阻；完全隔離型

1　引言

功率集成電路（Power IC）是指將功率器件、控制電路、信號處理和通信接口電路等集成在同一芯片中的特殊集成電路。隨著技術的不斷發(fā)展，功率集成電路處理電流能力越來越強，系統(tǒng)集成度也越來越高，目前已被廣泛應用于通信與網絡、計算機與消費電子、工業(yè)與汽車電子等諸多領域。

近年來，功率集成電路應用對于降低成本、縮小面積和提高集成度方面的需求越來越高［1，2］。因而不斷降低LDMOS的導通態(tài)電阻（Ron）是我們努力的一個主要方向。我們都知道LDMOS的擊穿電壓（BV）和導通態(tài)電阻（Ron）之間有著很強的制約關系，單純地通過物理尺寸的變化得到低導通態(tài)電阻（Ron）的同時擊穿電壓（BV）也會隨之減小。同理，提高擊穿電壓（BV）的同時導通態(tài)電阻（Ron）也會隨之增大［3，4］。所以很多人都致力于用各種方法來突破擊穿電壓（BV）和導通態(tài)電阻（Ron）的極限關系［5］。

本文所述0.18 μm BCD平臺與0.18 μm邏輯平臺兼容，可同時提供應用電壓為10～30 V的高壓器件，平臺中的NLDMOS為完全隔離（fully isolated）型。該平臺針對LDMOS進行優(yōu)化，在同等擊穿電壓（BV）下得到更低的導通態(tài)電阻（Ron）。

2　平臺簡述及器件結構

本文介紹的0.18 μm BCD平臺是基于0.18 μm邏輯標準工藝搭建的，其低壓部分與0.18 μm CMOS平臺相兼容，高壓部分提供10～30 V完全隔離型低導通態(tài)電阻（Low Ron）NLDMOS。完全隔離型NLDMOS 的Drain端和N-epi之間是隔離的，Drain端相對于N-epi可獨立加壓，其相對于襯底甚至可為負偏壓。這種結構對于來自Drain端的瞬間電流可以很好地隔絕，也能很好地隔絕來自襯底的噪音，因而更適用于大電流及高頻開關的器件應用，如移動電源控制。其基本結構如圖1所示，器件的Drain端和N-epi之間有Deep P-Well作隔離。低導通態(tài)電阻（Low Ron）NLDMOS（圖1（b））相比于普通NLDMOS（圖1（a））在Drift區(qū)和Body區(qū)都有所不同。

圖1　完全隔離型NLDMOS結構圖

本平臺中采用的N-epi深度為7 μm，針對高壓部分比邏輯標準工藝增加P-Body、N-Drift、Deep P-Well制程。P-Body層是用來調整低導通態(tài)電阻（Low Ron）NLDMOS的閾值電壓（Vt）的，為了實現(xiàn)較低的導通態(tài)電阻（Low Ron）該層深度較淺，所以需要P-Well作引出。在低導通態(tài)電阻（Low Ron）NLDMOS的Drift區(qū)中，不僅有N-Drift還有N-Well。N-Well與N-Drift在橫向與縱向上都形成較好的N型梯度，有利于降低導通態(tài)電阻（Ron）。本平臺在高性能的同時也兼顧低成本。這里的N-Well是原本邏輯制程里的N-Well，因而不需要額外增加光罩或制程。

3　數(shù)據(jù)和分析

在低導通態(tài)電阻NLDMOS的Drift區(qū)域，我們采用層進的結構。在N-Drift里增加了一個濃度和深度介于N-Drift和Drain端N+之間的N型的層，N-Well。這里的N-Well是原本邏輯制程里的N-Well，因而不需要額外增加光罩或制程。這樣Drift區(qū)在橫向與縱向都能形成較好的N型梯度。圖2為無N-Well結構（圖2（a））和有N-Well結構（圖2（b））的濃度分布圖，可以看到有N-Well的結構濃度分布更均勻。圖3、圖4為當LDMOS處于BV發(fā)生點時無N-Well結構和有N-Well結構的電勢分布圖和碰撞離化圖?？梢姡蠳-Well結構雖然在Drift底部出現(xiàn)一個新的碰撞離化點，但是原先在STI角落處的碰撞離化點得到優(yōu)化。同時，由于Drift區(qū)的整體濃度有所提高，使導通態(tài)電阻（Ron）降低。圖5為有/無N-Well結構的導通態(tài)電阻（Ron）對應擊穿電壓（BV）圖，圖中不同的點代表不同的N-Drift尺寸?？梢钥吹?，在擊穿電壓（BV）相同的情況下，有N-Well結構導通態(tài)電阻（Ron）要小10%以上。當然，N-Well的尺寸也是需要優(yōu)化的。N-Well的尺寸增加固然對降低導通態(tài)電阻（Ron）有利，但是過大的N-Well也會使擊穿電壓（BV）急劇下降。圖6為不同N-Well尺寸下導通態(tài)電阻（Ron）對應擊穿電壓（BV）圖，其中DF2為N-Well與STI交疊部分尺寸。

在低導通態(tài)電阻NLDMOS的Body區(qū)域，我們設計的P-Body濃度較高，這樣可以形成一個很短的溝道且不易發(fā)生短溝道效應。優(yōu)化后器件的線性區(qū)電流（Idlin）有所提升，即意味著導通態(tài)電阻（Ron）降低。同時由于尺寸的減小，導通態(tài)電阻（Ron）將進一步降低。圖7為有/無P-Body的導通態(tài)電阻（Ron）對應擊穿電壓（BV）圖，圖中不同的點代表的是不同操作電壓的器件，有/ 無P-Body這兩組器件的尺寸和制程條件都各自進行了優(yōu)化。當然，P-Body的引入使得器件的閾值電壓（Vt）也比較高，這組器件相比無P-Body器件的閾值電壓（Vt）要高約0.5 V。

圖2　Drift區(qū)域有/無N-Well結構NLDMOS濃度分布圖

圖3　Drift區(qū)域有/無N-Well結構NLDMOS電勢分布圖

圖4　Drift區(qū)域有/無N-Well結構NLDMOS碰撞離化圖

圖5　有/無N-Well結構的導通態(tài)電阻（Ron）對應擊穿電壓（BV）圖

圖6　不同N-Well尺寸下導通態(tài)電阻（Ron）對應擊穿電壓（BV）圖（DF2為N-Well與STI交疊部分尺寸）

圖7　有/無P-Body的導通態(tài)電阻（Ron）對應擊穿電壓（BV）圖

在Body區(qū)域有一個P-Well，其與P-Body部分重疊。這里的P-Well也是原本邏輯制程里用到的，因而不需要額外增加光罩或制程。為了使器件的閾值電壓（Vt）僅受P-Body的控制，P-Well和柵極（Gate）并沒有交疊。這個P-Well除了對P-Body做電性連接外，它還優(yōu)化了電場分布。圖8為有/無P-Well結構NLDMOS電勢分布圖。我們可以看到有P-Well結構的分布更均勻，這樣有利于擊穿電壓（BV）的提高。此外，這個P-Well的增加局部提高了Deep P-Well的濃度，也有利于防止寄生NPN的開啟。

圖8　有/無P-Well結構NLDMOS電勢分布圖

經過前文所述針對Drift和Body區(qū)域的分別優(yōu)化，最終得到了一組特性良好的NLDMOS。圖9描繪了本文所述低導通態(tài)電阻NLDMOS的擊穿電壓（BV）對應導通態(tài)電阻（Ron）的特性，并將其與其他BCD平臺的擊穿電壓（BV）對應導通態(tài)電阻（Ron）特性相比較。如圖可見，本組NLDMOS中器件的擊穿電壓（BV）為20 V時對應導通態(tài)電阻（Ron）低至4.4 mΩ·mm-2，器件的擊穿電壓（BV）為41 V時對應導通態(tài)電阻（Ron）低至21mΩ·mm-2，該特性與業(yè)界先進水平［6，7］可比。

4　結論

本文所介紹的0.18 μm BCD平臺是基于0.18 μm邏輯制程而構建的，與0.18 μm邏輯平臺兼容。同時提供應用電壓范圍為10～30 V的高壓器件支持，其中NLDMOS為完全隔離（fully isolated）型。通過對LDMOS的優(yōu)化，本平臺的NLDMOS在同等擊穿電壓（BV）下可得到更低的導通態(tài)電阻（Ron）。其低導通態(tài)電阻NLDMOS的Ron可達4.4 mΩ·mm-2，對應擊穿電壓（BV）～20 V，21 mΩ·mm-2對應擊穿電壓（BV）～41 V，與業(yè)界先進水平可比。

圖9　器件擊穿電壓（BV）及導通態(tài)電阻（Ron）特性對比其他平臺

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馮喆韻（1980—），女，祖籍廣東，碩士研究生就讀于上海大學物理系，現(xiàn)任職于中芯國際研發(fā)部，主要從事Power器件及制程的研發(fā)工作，擁有多年BCD研發(fā)經驗。

Studies of 0.18 μm Fully Isolated Low RonNLDMOS

FENG Zheyun，MA Qiancheng，WANG Ming
（Semiconductor Manufacturing International Corporation，Shanghai 201203，China）

The paper presents a group of LowRonNLDMOS based on 0.18 μmlogic platformthat covers applied voltage ranging from10～30V. The fully isolated nature biases the source/drain electrodes with different voltages fromthe substrate potential. Structures of Drift side and Body side have been optimized to obtain well-performedLowRonNLDMOS of which Ronreaches 4.4mΩ·mm-2at 20V（BV）and 21mΩ·mm-2at41V（BV）.

LDMOS；low Ron；fully isolated

TN432

A

1681-1070（2016）07-0039-05

2016-3-4