陳　亮，周朝鋒，李曉波（1.上海交通大學(xué)，上海0040；.中芯國(guó)際（上海）集成電路股份有限公司，上海01507）

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NAND Flash浮柵干法蝕刻工藝優(yōu)化解決數(shù)據(jù)寫(xiě)入失效

陳亮1，2，周朝鋒2，李曉波2
（1.上海交通大學(xué)，上海200240；2.中芯國(guó)際（上海）集成電路股份有限公司，上海201507）

隨著移動(dòng)終端的大量普及，存儲(chǔ)器市場(chǎng)需求得到大幅度提升。NAND Flash以其大容量和體積小的優(yōu)點(diǎn)，在目前的存儲(chǔ)器市場(chǎng)占據(jù)著越來(lái)越重要的地位。產(chǎn)品良率是影響NAND Flash發(fā)展的一個(gè)重要因素。其中NAND Flash讀寫(xiě)操作中的寫(xiě)入失效是良率損失最主要的原因。經(jīng)分析，整合工藝的復(fù)雜性以及蝕刻制程工藝的局限性，浮柵和控制柵物理結(jié)構(gòu)不完善會(huì)產(chǎn)生數(shù)據(jù)寫(xiě)入失效。著眼于對(duì)浮柵的干法蝕刻工藝進(jìn)行改進(jìn)，改善浮柵和控制柵物理結(jié)構(gòu)，防止寫(xiě)入失效，從而得到最佳的良率。

NAND；Flash工藝制程；浮柵；控制柵；干法蝕刻；良率

1　引言

隨著蘋(píng)果的智能手機(jī)（iPhone）及智能移動(dòng)終端（iPad）的成功，以及安卓（Android）的流行，智能移動(dòng)終端迅速普及。它已經(jīng)取代PC成為IT領(lǐng)域發(fā)展最快并且最大的市場(chǎng)。與CPU、顯示器一起，存儲(chǔ)器已成為智能終端的3個(gè)核心器件之一，占據(jù)著重要的戰(zhàn)略地位。與此同時(shí)，IT市場(chǎng)一個(gè)重要趨勢(shì)是固態(tài)硬盤(pán)（SSD）取代傳統(tǒng)硬盤(pán)（HDD）。因此核心閃存存儲(chǔ)（Flash Memory）技術(shù)是現(xiàn)在所有存儲(chǔ)器中發(fā)展最快的核心技術(shù)。世界第一大存儲(chǔ)器廠商韓國(guó)三星斥巨資300億美元在西安建立最新一代NANDFlash生產(chǎn)線，生產(chǎn)64Gb及以上的高容量產(chǎn)品，即為搶占高容量SSD市場(chǎng)。

許多大廠如東芝、美光、海力士等，紛紛涉足NAND Flash晶圓制造領(lǐng)域，從512 Mb和1 Gb容量切入，鎖定機(jī)頂盒、智能電視、用戶(hù)端設(shè)備（CPE）、高階網(wǎng)絡(luò)設(shè)備、工業(yè)電腦（IPC）、工業(yè)設(shè)備系統(tǒng)、汽車(chē)應(yīng)用等需要高容量NOR Flash芯片的領(lǐng)域，所以改善NAND Flash制造工藝制程的成熟度和提升產(chǎn)品的良率對(duì)國(guó)內(nèi)存儲(chǔ)行業(yè)的發(fā)展尤為重要。

NAND Flash的主要良率損失來(lái)自數(shù)據(jù)寫(xiě)入慢。經(jīng)過(guò)前期數(shù)據(jù)分析，數(shù)據(jù)寫(xiě)入慢可能是由于字線（Word Line，WL）之間的短路或者位線（Bit Line，BL）有源區(qū)損傷等原因而造成。由于38 nm NAND Flash的線寬間距太小，而且浮柵和控制柵圖形蝕刻結(jié)構(gòu)非常復(fù)雜，蝕刻工藝一點(diǎn)點(diǎn)的不完善可能導(dǎo)致字線之間的短路。

本文基于38 nm NAND Flash工藝制程，通過(guò)優(yōu)化浮柵和控制柵極的干法蝕刻制造工藝，解決由于數(shù)據(jù)寫(xiě)入慢造成的失效問(wèn)題，提升產(chǎn)品良率。

2　實(shí)驗(yàn)對(duì)象和條件

2.1NAND Flash結(jié)構(gòu)以及測(cè)試順序

NAND Flash的結(jié)構(gòu)如圖1所示，為豎向結(jié)構(gòu)，圖中所示 32位 NAND Flash由 32根 WL及兩根Contact組成。由于contact沒(méi)有直接連在存儲(chǔ)單元格，其隨機(jī)存儲(chǔ)性能不是很快，但是其有效存儲(chǔ)單元格的面積可以很小，從而使NAND Flash的Chip尺寸可以相對(duì)小一點(diǎn)，而且每個(gè)單元格的成本可以大大降低。

每個(gè)單元格是NAND Flash最基本的存儲(chǔ)單元，其基于浮柵層技術(shù)，切面結(jié)構(gòu)如圖2所示。MOS管是由兩個(gè)重合的柵極形成，底部柵極由氧化物包圍而被隔離，上層?xùn)艠O則由Contact連到外圍電路。底部柵極由于是完全被隔離而被稱(chēng)為浮柵（Floating Gate，F(xiàn)G），非常適合電子存儲(chǔ)而不丟失，這種狀態(tài)可以保持很多年不會(huì)變化。上層?xùn)艠O由于可以通過(guò)contact控制，而被稱(chēng)為控制柵（Control Gate，CG）。

圖1　NAND Flash結(jié)構(gòu)（Source：Forward Insights）

圖2　FG記憶存儲(chǔ)單元

NAND flash“寫(xiě)入”操作以WL為基本單位，每次一條WL加上寫(xiě)入電壓（Vpgm），如圖3所示。目標(biāo)單元格的BL上接地，WL上的CG和BL之間會(huì)產(chǎn)生一個(gè)電場(chǎng)，電子通過(guò)柵極氧化層進(jìn)入到FG當(dāng)中，從而完成寫(xiě)入的過(guò)程［1］。

與目標(biāo)單元格同一條BL上其他的單元格會(huì)加上一個(gè)通過(guò)電壓（Vpass），從而使BL導(dǎo)通，但是Vpass還不至于使電場(chǎng)足夠大而使電子吸入；同時(shí)，同一條WL相鄰的單元格不希望被寫(xiě)入，BL因此會(huì)接VDD，這樣電壓差不夠產(chǎn)生足夠的電場(chǎng)而吸入電子，防止其被寫(xiě)入。

良率測(cè)試最典型的方法是將不同測(cè)試的圖形對(duì)單元格矩陣進(jìn)行寫(xiě)入，再通過(guò)讀取判定寫(xiě)入是否成功。如果某一單元格寫(xiě)入不成功，認(rèn)定這個(gè)單元格失效，當(dāng)某一個(gè)Die失效單元格總數(shù)超過(guò)容許的數(shù)字（冗余使用數(shù)量）時(shí)，此Die認(rèn)定為功能失效，從而會(huì)導(dǎo)致良率缺失。

2.2測(cè)試對(duì)象和條件

本實(shí)驗(yàn)所選用的對(duì)象是38 nm NAND Flash，測(cè)試以數(shù)據(jù)寫(xiě)入為研究重點(diǎn)，具體條件是一種稱(chēng)為Checkerboard的方法（第一行數(shù)據(jù)101010……，第二行數(shù)據(jù)01010101……），如圖4所示。在Checkerboard的測(cè)試陣列測(cè)試后，芯片中間會(huì)有數(shù)據(jù)寫(xiě)入失效。

根據(jù)不同的蝕刻工藝條件，再通過(guò)測(cè)試各個(gè)條件下數(shù)據(jù)寫(xiě)入失效的比率，對(duì)結(jié)果進(jìn)行分析。

圖3　NAND Flash寫(xiě)入操作

圖4　Checkerboard良率測(cè)試方法

2.3蝕刻工藝

NAND Flash浮柵和控制柵圖形蝕刻的結(jié)構(gòu)以及工藝流程如圖5所示。蝕刻的結(jié)構(gòu)是浮柵層由氧化硅/氮化硅/氧化硅三明治結(jié)構(gòu)的介電層覆蓋，再由控制柵所覆蓋。蝕刻的最終要求是將子線的圖形定義出來(lái)，子線間隔之間在有源區(qū)上無(wú)多晶硅的殘留，以防止兩條子線間的短路。

浮柵和控制柵圖形蝕刻工藝流程主要分為三步：

（1）控制柵極和外圍電路柵極圖形的定義（如圖5 （a）所示）；

（2）控制柵極和外圍電路柵極干法蝕刻（如圖5 （b）所示），蝕刻停在浮柵上的介電層（氧化硅/氮化硅/氧化硅）上；

（3）浮柵干法蝕刻（如圖5（c）所示），要求浮柵底部之間即字線之間不能有浮柵材質(zhì)殘余，字線有源區(qū)表面不能被損傷。

圖5　蝕刻工藝流程

3　主要實(shí)驗(yàn)設(shè)計(jì)、結(jié)果和討論

3.1NAND Flash控制柵極和浮柵的干法蝕刻工藝制程優(yōu)化設(shè)計(jì)

根據(jù)干法蝕刻工藝的特點(diǎn)，在NAND Flash控制柵極和浮柵的干法蝕刻工藝制程優(yōu)化實(shí)驗(yàn)設(shè)計(jì)中：

（1）把控制柵極和外圍電路柵極干法蝕刻的蝕刻量減少，盡量不要損傷到介電層（氧化硅/氮化硅/氧化硅）。通過(guò)浮柵與浮柵之間控制柵極的蝕刻量來(lái)表征，如圖6所示。減少的蝕刻量分成4組：A0（標(biāo)準(zhǔn)條件）、A1（減少一檔）、A2（減少二檔）、A3（減少三檔）。

圖6　控制柵極蝕刻量A

（2）由于在控制柵極的干法蝕刻中把蝕刻量減少，為預(yù)防蝕刻中浮柵材質(zhì)的殘留，要增加浮柵蝕刻的量，同時(shí)又要考慮到不能過(guò)蝕刻的情況，損傷到字線有源區(qū)表面。根據(jù)蝕刻量分成4組：B0（標(biāo)準(zhǔn)條件）、B1（減少一檔）、B2（增加一檔）、B3（增加二檔）。

結(jié)合步驟（1）和（2），以A2和B2為中心，總共設(shè)計(jì)6組實(shí)驗(yàn)，分別為A0B0（校準(zhǔn)組）、A1B2、A2B3、A2B2、A2B1、A3B2。

3.2實(shí)驗(yàn)結(jié)果

實(shí)驗(yàn)第一步中控制柵極的4個(gè)條件，通過(guò)物理分析，浮柵極和浮柵極之間控制柵極蝕刻量的數(shù)據(jù)如圖7所示，A3＜A2＜A1＜A0。其中A0為標(biāo)準(zhǔn)條件，圖中H指浮柵極高度。

圖7　不同條件控制柵極蝕刻量

對(duì)各個(gè)條件進(jìn)行良率測(cè)試，根據(jù)測(cè)試數(shù)據(jù)分析的結(jié)果如圖8所示，標(biāo)準(zhǔn)組的A0B0條件，芯片中間還是有數(shù)據(jù)寫(xiě)入失效問(wèn)題，其他5組條件A1B2、A2B3、A2B2、A2B1和A3B2芯片中間都沒(méi)有出現(xiàn)寫(xiě)入失效的問(wèn)題，良率都很高，各個(gè)條件之間沒(méi)有明顯差異。由于良率沒(méi)有區(qū)別，需要進(jìn)一步分析平均冗余使用數(shù)量。

如前所示，各個(gè)die失效單元會(huì)有冗余替代，只要不超過(guò)上限此die還是有效的，可以計(jì)入良率好的die。所以有功能的die平均冗余使用數(shù)量越小，說(shuō)明此芯片的質(zhì)量越高。6個(gè)條件中，A2B2的冗余使用數(shù)量最小，而標(biāo)準(zhǔn)組條件A0B0則是最大的，如圖8所示，相同的B2條件下，A1B2和A3B2的冗余使用量都比A2B2要高。圖中所有條件良率都在1.5Y之上，平均冗余使用量大多在2X以下。

圖8　良率和冗余使用數(shù)量結(jié)果

3.3結(jié)果討論

3.3.1寫(xiě)入失效分析

A0B0有很?chē)?yán)重的寫(xiě)入失效，造成良率缺失。通過(guò)對(duì)A0B0條件下芯片失效地址數(shù)據(jù)的電性分析，主要失效現(xiàn)象表現(xiàn)在：（1）在同一條位線上有連續(xù)幾個(gè)存儲(chǔ)單元數(shù)據(jù)寫(xiě)入失效；（2）遠(yuǎn)離柵極接觸孔的存儲(chǔ)單元越容易數(shù)據(jù)寫(xiě)入失效，反之越容易成功；（3）通過(guò)多次數(shù)據(jù)寫(xiě)入應(yīng)力測(cè)試，連續(xù)幾個(gè)存儲(chǔ)單元數(shù)據(jù)寫(xiě)入失效會(huì)變成“十”字形的跨越式失效；（4）在控制柵極接觸孔加1 V電壓，芯片的底層接0 V，在失效存儲(chǔ)單元位線上控制柵極接觸孔電流強(qiáng)度為1.7 nA，而正常的存儲(chǔ)單元位線上的電流強(qiáng)度小于pA級(jí)別。

由于控制柵極到底層有漏電流出現(xiàn)，通過(guò)物理失效分析數(shù)據(jù)寫(xiě)入失效單元，發(fā)現(xiàn)此單元下面的浮柵氧化層有擊穿的現(xiàn)象。由于A1、A2、A3所有芯片都沒(méi)有寫(xiě)入失效的問(wèn)題，從圖7已經(jīng)知道，浮柵和浮柵之間的控制柵極蝕刻量A3＜A2＜A1＜A0，間接反映了A0條件下控制柵極到浮柵之間的介電層（氧化硅/氮化硅/氧化硅三明治結(jié)構(gòu)）在蝕刻的工藝制程中被損傷，介電層的耐壓就會(huì)降低。在寫(xiě)入數(shù)據(jù)時(shí)，由于在控制柵極上會(huì)加入一個(gè)高電壓（一般大于16 V），這會(huì)讓控制柵極和浮柵短路，高電壓直接加在浮柵上，把浮柵氧化層擊穿，造成控制柵極和底層之間的漏電或者短路。這樣這個(gè)存儲(chǔ)單元數(shù)據(jù)寫(xiě)入就會(huì)失效。

3.3.2冗余使用數(shù)量分析

如上所述，標(biāo)準(zhǔn)組A0冗余用量最高，是由于控制柵極蝕刻量過(guò)多導(dǎo)致控制柵極和浮柵之間的介電層的損傷。此時(shí)將控制柵極蝕刻量減小到A1、A2以及A3，冗余量就有明顯的改善。

通過(guò)對(duì)A1B2、A2B2和A3B2三組數(shù)據(jù)進(jìn)行分析，A2條件的冗余量最少，A1的冗余量比A2高，可能是因?yàn)锳1條件下，介電層還是有一點(diǎn)點(diǎn)損傷，而A3比A2也高，從物理結(jié)構(gòu)上分析，可能是控制柵極蝕刻量過(guò)少，同樣的浮柵蝕刻情況下，浮柵材質(zhì)就可能會(huì)有殘留，導(dǎo)致浮柵與浮柵之間的短路，從而使冗余使用量增加。

進(jìn)一步分析A2B2、A2B1和A2B3三組條件的結(jié)果，其中浮柵蝕刻量是B1＜B2＜B3。由于B1條件下浮柵蝕刻量的減少，與控制柵極蝕刻量減少類(lèi)似，浮柵與浮柵之間可能產(chǎn)生短路，所以B1的冗余量比B2高；此外，如果過(guò)多增加浮柵蝕刻量到B3，雖然浮柵與浮柵之間的短路可以完全解決，但是過(guò)多的蝕刻會(huì)使浮柵下面的有源區(qū)以及浮柵氧化層損傷，這樣在數(shù)據(jù)寫(xiě)入時(shí)，高電壓加在浮柵后會(huì)將浮柵氧化層擊穿，造成寫(xiě)入失效。

結(jié)合以上的分析，為了獲得最佳的芯片質(zhì)量，控制柵極的蝕刻量和浮柵蝕刻量都應(yīng)該精準(zhǔn)地控制，最佳的蝕刻條件應(yīng)該選擇在A2B2。

4　結(jié)論

通過(guò)控制柵極和浮柵的干法蝕刻工藝制程的優(yōu)化，減少控制柵極的蝕刻量，降低控制柵極與浮柵之間介電層的損傷，可以解決芯片中間NAND Flash的數(shù)據(jù)寫(xiě)入失效問(wèn)題，從而提高產(chǎn)品良率。

［1］Rino Micheloni，Luca Crippa，Alessia Marelli.Inside NAND Flash［M］.Springer Dordrecht Heidelberg London New York：4-25.

NAND Flash Floating Gate Dry Etch Technology Optimization to Tackle Program Failure

CHEN Liang1，2，ZHOU Chaofeng2，LI Xiaobo2（1.Shanghai Jiaotong University，Shanghai 200240，China；2.SMIC，Shanghai 201507，China）

The memory demands have sharply increased due to the rapid development of smart devices. NAND Flash featuring large storage capacity and small volume has been playing an increasingly important role in memory market.However，yield is a key factor affecting NAND Flash development.During NAND flash operation，"Program"is the major reason causing yield loss.Analysis shows that imperfect Floating and Control Gate structure may lead to Program fail as a result of the limitation of Dry ETCH technology.The paper proposes an optimization method of Floating Gate Dry Etch technology to obtain better yield.

NAND；Flash technology；floating gate；control gate；dry ET；yield

TN405.98

A

1681-1070（2016）07-0044-04

2016-3-16

陳亮（1984—），男，安徽人，學(xué)士，研發(fā)工程師，畢業(yè)于同濟(jì)大學(xué)，現(xiàn)就職于中芯國(guó)際集成電路制造有限公司，主要從事NAND Flash整合工藝開(kāi)發(fā)。