方 藤，唐普英（電子科技大學(xué) 光電信息學(xué)院，成都 610054）

11位多數(shù)判決器的層次化設(shè)計(jì)

方 藤，唐普英
（電子科技大學(xué) 光電信息學(xué)院，成都 610054）

利用模塊層次化的多數(shù)判決算法，設(shè)計(jì)了11位多數(shù)判決器的最簡(jiǎn)化組合邏輯電路。首先對(duì)11個(gè)輸入變量進(jìn)行分組，分別對(duì)每組變量按一定算法進(jìn)行設(shè)計(jì)，然后按層次對(duì)變量數(shù)進(jìn)行遞進(jìn)式縮減，最后根據(jù)多數(shù)判決的要求對(duì)所得6個(gè)結(jié)果變量進(jìn)行處理以確定輸出結(jié)果。為驗(yàn)證該設(shè)計(jì)的有效性，利用Modelsim仿真軟件對(duì)電路功能進(jìn)行抽樣性檢驗(yàn)測(cè)試仿真。仿真結(jié)果表明，設(shè)計(jì)的邏輯電路在保證成本最低的情況下實(shí)現(xiàn)了11位多數(shù)判決的功能。

11位多數(shù)判決器；模塊層次化設(shè)計(jì)；邏輯電路；仿真測(cè)試

在數(shù)字邏輯設(shè)計(jì)與應(yīng)用課程中，功能層次化、結(jié)構(gòu)模塊化的設(shè)計(jì)思想有助于解決設(shè)計(jì)功能特殊、結(jié)構(gòu)復(fù)雜的邏輯電路時(shí)產(chǎn)生的難題，在一些多輸入集成電路（如A/D轉(zhuǎn)換電路）中這種思想體現(xiàn)尤甚。該思想主要是先將多個(gè)輸入變量分成若干組（每組變量數(shù)小于4為宜），再分別對(duì)每組按一定算法進(jìn)行設(shè)計(jì)（其設(shè)計(jì)結(jié)果的變量數(shù)應(yīng)小于輸入的變量數(shù)），然后將這些結(jié)果變量匯總，再按一定算法對(duì)結(jié)果變量進(jìn)行設(shè)計(jì)（如二次設(shè)計(jì)的變量數(shù)仍較多，則再進(jìn)行一次或多次分組設(shè)計(jì)直至匯總得到的結(jié)果變量數(shù)合理），最終得到最后的輸出。故本文在于以一種11位多數(shù)判決器的模塊層次化設(shè)計(jì)方案為例，以深化模塊層次化的設(shè)計(jì)理念在邏輯電路設(shè)計(jì)中的應(yīng)用。

該判決器并行輸入為11位的向量，若其中1的數(shù)量超過(guò)0的數(shù)量，輸出設(shè)置為1?？紤]到實(shí)際中可能會(huì)存在無(wú)效信號(hào)的干擾，加一片選輸入端Data_ Ready，當(dāng)其信號(hào)為1時(shí)才對(duì)輸入數(shù)據(jù)進(jìn)行檢查。

若類似于3位多數(shù)判決器一樣列出其真值表，然后根據(jù)真值表寫出邏輯功能表達(dá)式［1-3］，那么11位的多數(shù)判決器將會(huì)形成一個(gè)211=2 048行的真值表，可以想象通過(guò)真值表來(lái)得出邏輯表達(dá)式幾乎是不可能的。

所以本課題在于設(shè)計(jì)一種簡(jiǎn)化的多數(shù)判決（majority vote）算法，通過(guò)這個(gè)算法對(duì)輸入向量進(jìn)行分模塊化處理［2-3］，并分層次得出相應(yīng)的電路邏輯 關(guān) 系［4-6］。

1 方案設(shè)計(jì)

1.1 方案介紹

Data_Ready信號(hào)為1時(shí)，才對(duì)輸入數(shù)據(jù)進(jìn)行檢查，那么Data_Ready信號(hào)輸入端可以作為此判決器的使能端（高電平使能）。

對(duì)于11位的并行輸入數(shù)據(jù)A，B，C，D，E，F(xiàn)，G，H，I，J，K進(jìn)行分組分層次處理。

第一層次:將 11位數(shù)據(jù)分為（A，B，C）、（D，E，F(xiàn)）、（G，H，I）、（J，K）4組。在前3組數(shù)據(jù)中，對(duì)其中1的數(shù)量進(jìn)行編碼并向下一層次輸出，（J，K）組數(shù)據(jù)留在下一層次進(jìn)行處理。

第二層次:將第一層次中（A，B，C）、（D，E，F(xiàn)）兩組的輸出結(jié)果X1，Y1，X2，Y2并為一組，（G，H，I）組的輸出結(jié)果X3，Y3與第一層次中未處理的（J，K）并為一組。在這兩組數(shù)據(jù)中根據(jù)輸入的編碼對(duì)1的數(shù)量進(jìn)行統(tǒng)計(jì)并再次進(jìn)行編碼對(duì)下一層次輸出。

第三層次:對(duì)上一層次中第一組的輸出結(jié)果Q1，Q2，Q3和第二組的輸出結(jié)果Q4，Q5，Q6所反映的1的數(shù)量（也就是11位輸入數(shù)據(jù)中1的數(shù)量）進(jìn)行統(tǒng)計(jì)整理，并根據(jù)多數(shù)判決的原理將相應(yīng)的結(jié)果輸出。

層次結(jié)構(gòu)圖如圖1所示。

圖1 11位多數(shù)判決器的層次結(jié)構(gòu)圖

1.2 各層次的具體實(shí)現(xiàn)

1）第一層次

（A，B，C）、（D，E，F(xiàn)）、（G，H，I）、（J，K）4組中，每組必須對(duì)下一層次輸出該組中1的個(gè)數(shù)。

對(duì)于第一組（Part1），以2位二進(jìn)制編碼（X1Y1）來(lái)表征三位中1的個(gè)數(shù)，如表1所示。

表1 Part1輸出編碼表

由表1可得:

X1=A·B+B·C+A·C

Y1=A′·B′·C+A′·B·C′+A·B′·C′+ A·B·C

加上Data_Ready使能端，表達(dá)式為:

X1=A·B·Data_Ready+B·C·Data_Read+ A·C·Data_Ready

Y1=A′·B′·C·Data_Ready+A′·B·C′· Data_Ready+A·B′·C′·Data_Ready+A·B· C·Data_Ready

對(duì)于D，E，F(xiàn)（Part2）和G，H，I（Part3）兩組，用第一組的方法，可得:

X2=D·E·Data_Ready+E·F·Data_ Ready+D·F·Data_Ready

Y2=D′·E′·F·Data_Ready+D′·E·F′· Data_Ready+D·E′·F′·Data_Ready+D·E· F·Data_Ready

X3=G·H·Data_Ready+H·I·Data_Ready+ G·I·Data_Ready

Y3=G′·H′·I·Data_Ready+G′·H·I′· Data_Ready+G·H′·I′·Data_Ready+G·H·I· Data_Ready

對(duì)于最后一組（J，K），在下一層次中處理。

2）第二層次

對(duì)第一層次中輸出的X1，Y1，X2，Y2，X3，Y3和輸入端口J，K進(jìn)行處理，

類似地，用3位二進(jìn)制編碼（Q1Q2Q3）來(lái)表征X1，Y1，X2，Y2，也就是A，B，C，D，E，F(xiàn)中1的個(gè)數(shù)，如表2所示。

表2 Part4輸出編碼表

根據(jù)表2可得:

Q1=X1·Y1·Y2+Y1·X2·Y2+X1·X2

Q2=X1·X2′·Y2′+X1·Y1′·X2′+X1′·Y1′· X2+X1′·X2·Y2′+X1′·Y1·X2′·Y2+X1·Y1· X2·Y2

Q3=Y1⊕Y2

用3位二進(jìn)制編碼（Q4Q5Q6）來(lái)表征X3，Y3，J，K中1的個(gè)數(shù)，同法可得:

Q4=X3·Y3·K·Data_Ready+X3·Y3·J· Data_Ready+X3·J·K·Data_Ready

Q5=X3′·Y3·K·Data_Ready+X3·J′·K′· Data_Ready+X3·Y3′·J′·Data_Ready+X3′· J·K·Data_Ready+X3·Y3′·K′·Data_Ready+ X3′·Y3·J·Data_Ready

Q6=Y3·J′·K′·Data_Ready+Y3′·J′·K· Data_Ready+Y3·J·K·Data_Ready+Y3′·J· K′·Data_Ready

3）第三層次

對(duì)第二層次中輸出的Q1，Q2，Q3，Q4，Q5，Q6進(jìn)行統(tǒng)計(jì)處理得出輸出結(jié)果Z，如表3所示。

表3對(duì)應(yīng)的邏輯表達(dá)式為:

Z=Q1′·Q2′·Q3·Q4·Q6+Q1′·Q2·Q4· Q5′+Q1′·Q2·Q3·Q4+Q1′·Q2·Q3·Q5·Q6+ Q1·Q2′·Q4′·Q5+Q1·Q2′·Q4·Q5′+Q1·Q2′· Q3·Q6+Q1·Q2

表3 Part6輸出編碼表

4）邏輯框圖

將以上各部分的邏輯關(guān)系按照?qǐng)D1進(jìn)行合并，得到多數(shù)判決器的總邏輯框圖，如圖2所示。

圖2 系統(tǒng)總邏輯框圖

2 仿真及結(jié)果分析

根據(jù)以上方案設(shè)計(jì)，在Modelsim軟件中編寫相應(yīng)Verilog程序并編譯、仿真［7］，在A～K端口依次加入不同周期的時(shí)鐘信號(hào)，進(jìn)行抽樣性的觀察得波形圖如圖3和圖4所示。

圖3 Data_Ready信號(hào)有效時(shí)波形圖

圖4 Data_Ready信號(hào)無(wú)效時(shí)波形圖

分析圖3中波形可知:Data_Ready信號(hào)有效（Data_Ready=1）時(shí)，對(duì)應(yīng)輸入的輸出為Z，如A，B，C，D，E，F(xiàn)，G，H，I，J，K分別為0，1，0，1，1，1，0，1，0，1時(shí)，輸出Z=1，符合11位多數(shù)判決器的功能。

分析圖4中波形可知:Data_Ready信號(hào)無(wú)效（Data_Ready=0）時(shí)，輸出Z恒為0，滿足Data_ Ready=0時(shí)不檢查輸入數(shù)據(jù)的要求。

3 結(jié)束語(yǔ)

若直接寫出該11位多數(shù)判決器211行的真值表，并根據(jù)真值表［8-10］畫出26×25的卡諾圖，根據(jù)設(shè)計(jì)要求，此卡諾圖中將會(huì)有=1 024個(gè)格中填1。為估算其成本，假設(shè)這1 024個(gè)格子中每4個(gè)“1”相鄰可被圈在一起，那么至少會(huì)形成256個(gè)圈，即至少會(huì)用到256個(gè)邏輯門（實(shí)際上不是每4個(gè)都可以被圈在一起，這可能導(dǎo)致成本更高），這已進(jìn)入大規(guī)模集成電路的范圍，而且從真值表到卡諾圖，再到邏輯表達(dá)式的相關(guān)的處理工作也相當(dāng)繁冗。而本文所設(shè)計(jì)的多數(shù)判決器方案只用到了80個(gè)邏輯門，屬于中規(guī)模集成電路，大大降低了成本。

此外，以此11位多數(shù)判決器的模塊層次化設(shè)計(jì)方案為例，通過(guò)多數(shù)判決算法的優(yōu)化和邏輯運(yùn)算的簡(jiǎn)化，層次分明、結(jié)構(gòu)清晰，突出了這種分模塊分層次的組合邏輯電路設(shè)計(jì)理念的優(yōu)點(diǎn)。相信在其他具有特殊功能及應(yīng)用的邏輯電路的設(shè)計(jì)中，模塊層次化的設(shè)計(jì)理念可以得到廣泛的運(yùn)用與推廣。

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Hierarchical Design of 11 bit Majority Judgment

FANG Teng，TANG Puying
（School of Optoelectronic Information，University of Electronic Science and Technology of China，Chengdu 610054，China）

By using the modularized and hierarchical algorithm of majority judgement，the most simplified combination logic diagram of digital circuit of 11bit majority judgment is designed.That is，11 input variables are divided into groups and the logic relationships in each group are structured respectively.Then，the numbers of the variables are reduced hierarchically by step.Finally，the output is decided after handling the 6 outcome variables via majority judgment.To verify the effectiveness of the design，the programme is composed and its function is tested and checked by samples in simulation software Modelsim.The simulation result shows that the designed digital circuit can realize the function of 11bit majority judgment at the lowest cost.

11bit majority judgment；modularized and hierarchical design；logiccircuit；simulation and test

TN79+1

A

10.3969/j.issn.1672-4550.2016.05.013

2015-05-18；修改日期：2015-06-14

方 藤（1995-），男，學(xué)士，光電專業(yè)。