手持式單板500 MHz采樣率數(shù)字化多道設(shè)計

曾國強 歐陽曉平 喻明福 李 強 魏世龍 胡傳皓 楊 劍 葛良全

手持式單板500 MHz采樣率數(shù)字化多道設(shè)計

曾國強1歐陽曉平2喻明福1李 強1魏世龍1胡傳皓1楊 劍1葛良全1

1（成都理工大學(xué) 地學(xué)核技術(shù)重點實驗室 成都 610059）
2（西北核技術(shù)研究所 西安 710024）

針對Cs2LiYC16:CE(CLYC)閃爍晶體、摻硼塑料閃爍體等中子/γ探測器的電流脈沖波形的甄別，需要高速數(shù)字化多道脈沖幅度分析器。采用直接耦合方式設(shè)計高速模擬前端電路，將高速模數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter, ADC)配合現(xiàn)場可編程邏輯門陣列(Field-Programmable Gate Array, FPGA)芯片實現(xiàn)數(shù)字化設(shè)計，在FPGA內(nèi)部實現(xiàn)了高速數(shù)字濾波、脈沖幅度提取、基線扣除、譜線存儲與傳輸?shù)裙δ堋Ｍㄟ^嵌入式的PowerPC內(nèi)核，實現(xiàn)替代外部控制器的復(fù)雜時序功能，并掛接通用串行總線(Universal Serial Bus, USB)外設(shè)芯片實現(xiàn)與外部計算機的高速雙向數(shù)據(jù)傳輸。本文還設(shè)計了低噪聲、大電流的開關(guān)電源，最終實現(xiàn)了可脫機獨立運行的手持式單板高速數(shù)字多道。通過實測數(shù)字多道的模擬前端電路大信號帶寬達(dá)110 MHz，小信號帶寬達(dá)200 MHz，實時采樣率為500 MHz，脈沖計數(shù)通過率大于107s-1，線性度達(dá)0.9998，連接NaI(Tl)、摻硼塑料閃爍體、LaBr3(Ce)等閃爍體探測器實測譜線合理，滿足實際使用要求。

數(shù)字多道，500 MHz高速采樣，中子/γ甄別，高計數(shù)率能譜，電流脈沖信號

在粒子物理領(lǐng)域，通常需要采用高速數(shù)字化方法對探測器輸出的電流脈沖信號進行實時波形分析，從而實現(xiàn)粒子的甄別；在核退役設(shè)施及高能物理實驗中，通常需要進行高通量的粒子能量的測量，為此常規(guī)的模擬多道脈沖幅度分析器、百兆赫茲以下的數(shù)字多道脈沖幅度分析器都無法滿足使用要求。電流脈沖信號通常寬度僅為幾十納秒甚至更短，為此需要設(shè)計直接耦合方式的高速模擬前端電路，否則電流脈沖波形會發(fā)生畸變，嚴(yán)重時發(fā)生信號反彈，因此會影響脈沖波形甄別效果，也就使粒子甄別效果大幅度下降。實現(xiàn)高計數(shù)率的數(shù)字化多道，要求多道系統(tǒng)具有更高的采樣率，從而能對比較窄的脈沖信號較為準(zhǔn)確地提取脈沖的幅度，并保證有高的脈沖計數(shù)通過率。為此采用了如圖1所示的硬件設(shè)計，通過最少的必要硬件配合各種數(shù)字信號處理方法，實現(xiàn)不同的測量功能和任務(wù)，大大提高了整個系統(tǒng)的靈活性、適應(yīng)性、抗干擾性，獲得優(yōu)異的能量分辨率和數(shù)據(jù)傳輸速率。

圖1 手持單板高速數(shù)字多道的硬件系統(tǒng)框圖Fig.1 Block diagram of hardware system of high speed digital multi-channel with single board.

1 直接耦合式高速模擬前端電路設(shè)計

在能譜儀系統(tǒng)中模擬前端電路通常采用直接耦合方式設(shè)計，這樣可減小因交流耦合帶來的噪聲增加、極零點增加、脈沖過沖、幅度虧損等問題。一般的高速模數(shù)轉(zhuǎn)換都采用交流耦合方式設(shè)計，降低了對模擬帶寬的要求，單端差分轉(zhuǎn)換的設(shè)計也更加容易，但卻無法滿足能譜儀系統(tǒng)的要求。本文設(shè)計的直接耦合電路帶寬為DC-100 MHz，具備自動極性轉(zhuǎn)換、壓控增益調(diào)節(jié)、直流漂移調(diào)節(jié)等功能。

1.1 壓控增益調(diào)節(jié)

本系統(tǒng)采用數(shù)字模擬轉(zhuǎn)換器(Digital-to-Analog Converter, DAC)+可變增益放大器(Variable Gain Amplifier, VGA)的拓?fù)浣Y(jié)構(gòu)，并選擇了可進行視頻信號放大的AD8337壓控增益放大器，其小信號的-3 dB帶寬達(dá)到280 MHz，大信號的帶寬也達(dá)到了100 MHz，超低電壓噪聲，壓擺率為490V·μs-1，并且擁有一個理想的標(biāo)稱增益范圍0-24dB，在整個增益范圍內(nèi)優(yōu)良的帶寬均勻性，低輸出的參考噪聲使AD8337擁有理想的增益微調(diào)應(yīng)用，適合本系統(tǒng)設(shè)計需求[1]。其電路設(shè)計如圖2所示，壓控增益放大器增益調(diào)節(jié)計算公式為：

式中：VG為增益調(diào)節(jié)電壓，一般在-0.6 - +0.6 V；Ic為增益直線在 Y 軸上的截距，一般為12.65 dB，可以通過前級放大設(shè)定。為了實現(xiàn)增益調(diào)節(jié)，采用16bit分辨率的DAC8531輸出-0.6 - +0.6 V電壓，實現(xiàn)-4.5 - 19.5 dB的增益調(diào)節(jié)。

圖2 AD8337壓控增益調(diào)節(jié)電路Fig.2 AD8337 voltage controlled gain control circuit.

1.2 極性轉(zhuǎn)換與直流漂移調(diào)節(jié)

本文采用AD8001高速電流型運算放大器為核心構(gòu)成極性轉(zhuǎn)換與直流漂移調(diào)節(jié)電路。選用AD619BRM高速模擬開關(guān)實現(xiàn)對模擬信號的切換。在直接耦合方式下，如果不對核脈沖信號施加直流偏移量，則實際高速模數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter, ADC)的有效電壓范圍則會縮減一半，顯然不利于能譜采集，為此需要將單極性的核脈沖信號施加接近-1 V的直流偏移，從而有效利用ADC輸入電壓動態(tài)范圍。

2 高速ADC電路設(shè)計

高速ADC電路設(shè)計主要包括ADC差分驅(qū)動電路設(shè)計、低抖動時鐘設(shè)計、ADC外圍電路設(shè)計。在高速 ADC設(shè)計中，差分輸入方式相比于單端輸入方式具有更高的共模抑制比，且對運算放大器的壓擺率要求降低一倍，更容易實現(xiàn)對高速模擬信號的采樣。系統(tǒng)中前端輸入的為單端信號，故選用ADA4950單端轉(zhuǎn)差分芯片實現(xiàn)差分驅(qū)動，該芯片功耗低，內(nèi)部自帶一致性優(yōu)異的增益電阻，可提高共模抑制比，-3 dB帶寬可達(dá) 750 MHz，壓擺率達(dá)2900V·μs-1。單端轉(zhuǎn)差分的設(shè)計難點在于匹配電阻的設(shè)計，故采用美國Analog Devices Incorporation (ADI)公司官網(wǎng)的專用軟件Diff-Amp Calculator設(shè)計，最終設(shè)計完成的ADC差分驅(qū)動電路如圖3所示。

圖3 ADA4950單端轉(zhuǎn)差分驅(qū)動電路設(shè)計Fig.3 Design of ADA4950 single ended differential drive circuit.

ADC的選擇需要綜合考慮多種因素，譬如現(xiàn)場可編程邏輯門陣列(Field-Programmable Gate Array, FPGA)的最快時序速度、分辨率、噪聲、數(shù)據(jù)接口、功耗、非線性、價格與采購等[2-3]。為此本文選擇了ADI公司的AD9434-500高速ADC，該ADC具有12 bit分辨率，500 MHz采樣率，非線性積分(Integral Non-Linearity, INL)與 非 線 性 微 分(Differential Non-Linearity, DNL)低，全帶寬功耗僅為 0.68 W，采用低電壓差分信號(Low-Voltage Differential Signaling, LVDS)的單倍數(shù)據(jù)速率(Single Data Rate, SDR)方式傳輸數(shù)據(jù)，具體的ADC外圍電路設(shè)計限于篇幅可參考芯片的數(shù)據(jù)手冊。

在高速 ADC采樣電路設(shè)計中，低抖動時鐘的設(shè)計至關(guān)重要，直接影響了采樣精度，甚至影響FPGA中的數(shù)字濾波成形的效果[4]。本文采用美國CRYSTEK公司的CVS575S-500.000有源晶振，其輸出的500 MHz頻率信號經(jīng)過ADT1-1WT變壓器轉(zhuǎn)差分后，通過交流耦合方式進入ADC的差分時鐘端，差分端口使用HSMS2812雙向肖特基二極管保護。為了保證時鐘的低抖動，設(shè)計如下：設(shè)ADC為n位，有效時鐘信號幅度為V，頻率為f，則ADC時鐘等效信號公式為：

晶振最快有效斜率公式為：

最大孔徑誤差公式為：

故：

本系統(tǒng)采用12位500 MHz采樣率ADC，式中：X為晶振輸出幅度與ADC有效時鐘幅度之比，因晶振輸出幅度為3.3Vpp，ADC有效時鐘幅度為0.2Vpp，所以TA≤2.2 ps即可，CVS575S-500.000手冊提供其抖動頻率≤1 ps，可以滿足需求。

3 FPGA與供電電源設(shè)計

單板設(shè)計的數(shù)字化多道通常采用多供電設(shè)計，而多道中的放大器、高速ADC、FPGA等需要不同電壓、不同功率、不同噪聲要求的電源設(shè)計，為此電源設(shè)計好壞直接決定了脈沖信號幅度提取的效果[5]。本文采用了高頻開關(guān)電源與線性低壓差電源相結(jié)合的方式設(shè)計，如圖4所示。所選擇的高頻開關(guān)電源芯片的開關(guān)頻率都大于兆赫茲，原因在于更高頻率的開關(guān)噪聲，經(jīng)過FPGA內(nèi)部的數(shù)字濾波后，更容易給濾除，反而低頻率的開關(guān)電源芯片，其開關(guān)噪聲難以通過數(shù)字濾波方法濾除[6]。但更高轉(zhuǎn)換頻率會犧牲一部分的轉(zhuǎn)換效率。為了進一步降低模擬電路部分供電噪聲，設(shè)計了高電源抑制比(Power Supply Rejection Ratio, PSRR)的低壓差線性穩(wěn)壓器(Low dropout regulator, LDO)串聯(lián)在開關(guān)電源之后，用以消除更高頻率段的噪聲，減小對敏感、微弱信號放大的模擬電路的影響。

圖4 系統(tǒng)電源設(shè)計框圖Fig.4 Design of system power supply.

4 系統(tǒng)完整性設(shè)計

高速信號轉(zhuǎn)換與采集系統(tǒng)中，系統(tǒng)完整性設(shè)計是保證采樣信號質(zhì)量的關(guān)鍵，包括了信號完整性與電源完整性。信號完整性需要考慮反射、振蕩、地彈、串?dāng)_、阻抗匹配、印制電路板(Printed Circuit Board, PCB)走線；電源完整性需要考慮模擬地與數(shù)字地分割設(shè)計、不同電流走線分開設(shè)計、采用濾波技術(shù)減小噪聲等。在PCB布局布線時要考慮3W原則、20H原則、5-5原則，信號線與高頻線盡量走直線，布線時的過孔盡量減少，差分時鐘線與信號線應(yīng)等長布線。

5 系統(tǒng)軟件設(shè)計

系統(tǒng)軟件設(shè)計包括板級軟件與PC機端軟件，如圖 5所示。板級軟件采用 FPGA內(nèi)部自帶的PowerPC硬核與高速數(shù)字脈沖幅度提取模塊(High Digital Multi-Channel Analyzer, HDMCA)[7]。PowerPC硬核設(shè)計運行速度為300 MHz，可實現(xiàn)高速通用串行總線(Universal Serial Bus, USB)、異步串行通信接口、數(shù)據(jù)存儲發(fā)送以及與幅度提取模塊之間的數(shù)據(jù)交互。

圖5 系統(tǒng)軟件設(shè)計框圖Fig.5 Design of system software.

由于本文設(shè)計的采樣速率達(dá)500 MHz，故數(shù)字梯形成形、數(shù)字高斯成形等數(shù)字濾波算法難以如此高的頻率實時運行，故采用如圖6所示的兩種直接成譜方式獲取譜線[8]。其中：方式a為不考慮峰堆積的情況，每次獲取P1峰的最大值；方式b為考慮峰堆積的情況，提取P1和P2峰值，P1為對應(yīng)基線的峰值，P2為對應(yīng)峰谷的峰值。實際應(yīng)用時當(dāng)計數(shù)率高時可選用方式 b，反之選用方式 a。方式 a與b都可以自動提取基線值。本文采用信號上升沿斜率的大小作為信號觸發(fā)的判斷條件，在不滿足觸發(fā)條件時則持續(xù)采樣獲取基線值，當(dāng)信號觸發(fā)時，以觸發(fā)前采樣得到的數(shù)值作為基線，并加以扣除，從而實現(xiàn)基線扣除功能。

圖6 兩種直接成譜方法Fig.6 Two direct spectral methods.

6 實驗數(shù)據(jù)及結(jié)論

本文設(shè)計的單板式 500 MHz采樣率的數(shù)字化多道實物圖如圖7所示。

圖7 單板500 MHz數(shù)字化多道實物圖Fig.7 Physical picture of single board 500-MHz digital multi-channel.

表1為脈沖通過率測試。由于高計數(shù)率的隨機脈沖信號發(fā)生器較難獲得，本文采用通用函數(shù)信號發(fā)生器產(chǎn)生周期性方波信號，經(jīng)過CR微分后得到指數(shù)信號，輸入到多道，測試其脈沖通過率。從表1可知，當(dāng)輸入信號頻率達(dá)到11 MHz時，獲取譜線的有效計數(shù)為1.033571×107s-1。造成譜線下降的主要原因在于PowerPC405硬核與幅度提取模塊之間的數(shù)據(jù)通信吞吐量設(shè)計瓶頸，而觸發(fā)信號計數(shù)則會出現(xiàn)堵塞情況。因此改進硬核的設(shè)計可以大幅度提升系統(tǒng)的脈沖計數(shù)通過率。圖8為脈沖信號幅度值測量線性度的測試結(jié)果，由圖8可知，線性度可高達(dá)0.99982，基本符合多道的使用要求。

表1 脈沖通過率測試Table 1 Test of pulse pass rate.

采用研制的 500 MHz采樣率的直接成譜方式的數(shù)字多道分別對NaI+光電倍增管(Photomultiplier tube, PMT)、LaBr3+光電二極管(Avalanche Photo Diode, APD)和摻硼塑料閃爍體+PMT三種探測器進行譜線采集。

圖9為NaI閃爍探測器在137Cs源正對探測器方向照射實測得的譜線，由于NaI晶體體積較大、PMT光電轉(zhuǎn)換速度快、放大倍數(shù)高、靈敏度高，所以從圖9可以看出，能譜的峰均能較為清楚地分辨出：最左邊為Ba的特征X射線，能量為32 keV；左二為Pb的特征X射線，能量為88 keV；左三為反散射峰，能量為184 keV；最右邊為137Cs的全能峰能量為662 keV，其峰康比、峰谷比相對較好，能量分辨率為6.8%。顯然相比于常規(guī)的基于數(shù)字梯形成形數(shù)字多道方式，能量分辨率雖然偏差，但其脈沖通過率則要高的多。

圖8 脈沖信號幅度測量線性度測試Fig.8 Linearity test of pulse signal amplitude measurement.

圖9 NaI+PMT探測器的測量譜線Fig.9 Measurement spectral line of NaI+PMT detector.

圖10 為?15 mm×15 mm的LaBr3與10 mm× 10mm的 APD光電轉(zhuǎn)換芯片耦合成探頭，并采用137Cs源照射實測出能譜，與PMT的能譜圖相比其峰康比、峰谷比偏小，其能量分辨率為4.05%。

圖10 LaBr3+APD探測器的測量譜線Fig.10 Measurement spectral line of LaBr3+APD detector.

圖 11(a)為摻硼塑料閃爍體配合濱松 R1704光電倍增管實測的陽極電流脈沖信號，脈沖寬度約為30 ns；圖11(b)為137Cs實測能譜曲線，由于塑料閃爍體的平均原子序數(shù)小，γ射線穿過探測器時，光電效應(yīng)截面小，無明顯光電峰，因此譜線中主要為康普頓散射本底。

基于 500 MHz采樣率的嵌入式單板數(shù)字化脈沖處理器針對107s-1計數(shù)率的能譜獲取具有一定的優(yōu)勢；針對中低計數(shù)率場合的能譜獲取優(yōu)勢并不明顯，因其分析速度快難以實現(xiàn)梯形成形、尖頂成形等數(shù)字濾波成形算法，只能采用直接幅度提取方法，故幅度提取效果劣于數(shù)字成形的脈沖處理器。針對塑料閃爍體的中子、伽馬粒子波形甄別，目前的實驗效果不盡如人意，還需進一步提高采樣率到GHz。

圖11 摻硼塑料閃爍體+PMT探測器的電流脈沖信號(a)與實測能譜(b)Fig.11 Current pulse signal (a) and measurement spectrum (b) of boron plastic scintillator+PMT detector.

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Design of handheld 500-MHz digital multi-channel analyzer on single board

ZENG Guoqiang1OUYANG Xiaoping2YU Mingfu1LI Qiang1WEI Shilong1HU Chuanhao1YANG Jian1GE Liangquan1

1(Nuclear Technology Key Laboratory of Earth Science, Chengdu University of Technology, Chengdu 610059, China)
2(Northwest Institute of Nuclear Technology, Xi’an 710024, China)

Background:Rising time discrimination of current pulse signal by using Cs2LiYC16:CE(CLYC), boron plastic scintillator and other neutron gamma detector, analog multi-channel and common digital multi-channel analyzer can not meet the requirements.Purpose:This study aims to develop a high-speed digital multi-channel analyzer.Methods:In this paper, by using the direct coupling way, a special high-speed analog front end circuit is designed. The high-speed analog-to-digital converter (ADC) is connected with field-programmable gate array (FPGA) could realize digital design well, then the system will finish data filtering, pulse amplitude extraction, baseline restorer, spectrum storage, transmission function and so on in the FPGA chip. The universal serial bus (USB) peripheral hangs on the embedded PowerPC kernel, the system can not only simplify the complex timing function of the external controller, but also realize high-speed data transmission with personal computer software. In this work, low noise and high current switching power supply is also designed, finally implemented a hand-held offline independent operation of the high speed digital multi-channel single plate.Results:After the experimental tests, we can see that the digital multi-channel analog front end circuit designed in this paper used in NaI(Tl), boron plastic scintillator, LaBr3(Ce) and

ZENG Guoqiang, male, born in1980, graduated from Chengdu University of Technology with a doctoral degree in 2008, focusing on nuclear radiation detection and nuclear electronics

other scintillation detector can reach to 110 MHz of large signal bandwidth and climb to 200 MHz of small signal bandwidth. Furthermore, it also has real-time sampling rate of 500 MHz, pulse counting rate by more than 107s-1, and the linearity is up to 0.9998.Conclusion:The ultimate measured scintillation spectrum in this paper can satisfy the actual requirement.

Digital multi-channel analyzer, 500-MHz high speed sampling, Neutron gamma detector, High counting rate spectrum, Current pulse signal

TL82

10.11889/j.0253-3219.2017.hjs.40.030401

No.41474159)、國家863計劃項目(No.2012AA061803)、四川省科技廳青年基金項目(No.2015JQ0035)資助

曾國強，男，1980年出生，2008年于成都理工大學(xué)獲博士學(xué)位，從事核輻射探測與核電子學(xué)

2016-10-24，

2016-12-26

Supported by National Natural Science Foundation of China (No.41474159), National 863 Project (No.2012AA061803), Youth Foundation of Science Technology Department of Sichuan Province (No.2015JQ0035)

Received date: 2016-10-24, accepted date: 2016-12-26