基于國產(chǎn)FPGA及DAC的任意波形發(fā)生器的設(shè)計(jì)

高野軍,武福存

(1.北京航天長(zhǎng)征飛行器研究所，北京 100076; 2.北京航天測(cè)控技術(shù)有限公司，北京 100041)

基于國產(chǎn)FPGA及DAC的任意波形發(fā)生器的設(shè)計(jì)

高野軍1,武福存2

(1.北京航天長(zhǎng)征飛行器研究所，北京 100076; 2.北京航天測(cè)控技術(shù)有限公司，北京 100041)

任意波形發(fā)生器作為測(cè)試測(cè)量設(shè)備的一種重要儀器，在航空航天的測(cè)量與控制技術(shù)領(lǐng)域中得到了廣泛應(yīng)用;當(dāng)前市場(chǎng)成熟任意波形發(fā)生器產(chǎn)品多為國外產(chǎn)品或者國內(nèi)廠商基于國外FPGA和DAC研制的產(chǎn)品;為了打破技術(shù)壟斷，提高國產(chǎn)任意波形發(fā)生器的自主技術(shù)保障能力，研制基于國產(chǎn)芯片的任意波形發(fā)生器愈發(fā)重要;隨著國產(chǎn)芯片設(shè)計(jì)技術(shù)提升，國產(chǎn)FPGA和DAC的性能顯著提高，并得到了廣泛應(yīng)用;PXI總線作為當(dāng)前儀器領(lǐng)域的主要總線類型之一，可以滿足大部分測(cè)試儀器的通訊要求;基于國產(chǎn)FPGA和DAC器件，從硬件設(shè)計(jì)和軟件設(shè)計(jì)兩個(gè)方面出發(fā)，成功研制了一款采樣率為100 MSa/s的 PXI總線任意波形發(fā)生器模塊，實(shí)現(xiàn)了43 MHz信號(hào)輸出，通過實(shí)驗(yàn)測(cè)試了模塊的功能和性能，完全滿足模塊指標(biāo)要求，充分證明了國產(chǎn)芯片在工程設(shè)計(jì)中的性能特性。

任意波形發(fā)生器；國產(chǎn)FPGA；PXI總線；國產(chǎn)高速數(shù)模轉(zhuǎn)換器

0 引言

任意波形發(fā)生器是一種特殊的信號(hào)源，任意波形發(fā)生器通過讀取查找表的數(shù)據(jù)樣本點(diǎn)，來創(chuàng)建函數(shù)波形和任意波形。大多數(shù)現(xiàn)代任意波形發(fā)生器 采用直接信號(hào)合成(DDS)技術(shù)，在廣泛的頻率范圍上提供信號(hào)。

測(cè)控總線是指以組成測(cè)量和控制系統(tǒng)為主要目標(biāo)而開發(fā)的總線。自數(shù)字計(jì)算機(jī)問世以來，各種總線標(biāo)準(zhǔn)不斷推出，如PC、ISA、PCI總線。PCI 總線支持64位和32位數(shù)據(jù)總線，其64 位數(shù)據(jù)地址復(fù)用總線能使系統(tǒng)的帶寬達(dá)到264 MB/s。CPCI總線是PCI 總線在工控領(lǐng)域的擴(kuò)展，PXI 總線是CPCI 在儀器領(lǐng)域的擴(kuò)展，它不僅保留了PCI 總線較高的數(shù)據(jù)吞吐能力，而且采用了堅(jiān)固的歐洲插卡組裝技術(shù)。

目前國內(nèi)外廠商已經(jīng)研制了很多基于PXI總線的任意波發(fā)生器模塊[1-4]。測(cè)試對(duì)象的性能提升及惡劣的測(cè)試環(huán)境對(duì)任意波形發(fā)生器的技術(shù)要求越來越高，現(xiàn)有的PXI總線任意波發(fā)生器大都基于FPGA及DAC進(jìn)行開發(fā)設(shè)計(jì)。而FPGA產(chǎn)品主要廠商為ALTERA和XILINX，DAC產(chǎn)品的主要廠商為美國的ADI和TI公司，所以目前國產(chǎn)的任意波發(fā)生器模塊關(guān)鍵芯片嚴(yán)重依賴進(jìn)口。因此基于國產(chǎn)FPGA和國產(chǎn)DAC芯片開發(fā)高性價(jià)比任意波發(fā)生器模塊具有重要意義。

1 任意波形發(fā)生器總體設(shè)計(jì)方案

本論文的主要任務(wù)是基于國產(chǎn)FPGA和國產(chǎn)DAC研制采樣率為100 MSa/s的單通道任意波形發(fā)生器模塊。因?yàn)榛赑XI總線模塊化儀器具有嚴(yán)格的電氣特性和機(jī)械結(jié)構(gòu)特性，本論文主要從以下兩個(gè)方面進(jìn)行設(shè)計(jì)：首先是在硬件結(jié)構(gòu)設(shè)計(jì)方面，對(duì)于尺寸為3U的PXI模塊設(shè)計(jì)，應(yīng)該要充分考慮它的儀器小型化設(shè)計(jì)；其次是在軟件功能方面，上位機(jī)將數(shù)據(jù)信息和控制命令通過PXI總線傳送到下位機(jī)進(jìn)行輸出波形，要考慮下位機(jī)數(shù)字電路部分配合作用[5-8]。任意波形發(fā)生器整體結(jié)構(gòu)如圖1所示。

圖1 任意波形發(fā)生器整體結(jié)構(gòu)

1.1 任意波形發(fā)生器工作流程

任意波形發(fā)生器的主要工作流程：用戶通過上位機(jī)軟件控制PXI模塊進(jìn)行波形、頻率、幅值等參數(shù)的選擇，經(jīng)由FPGA芯片實(shí)現(xiàn)的PXI接口和邏輯控制單元將波形數(shù)據(jù)信息寫到板上大容量數(shù)據(jù)存儲(chǔ)器上，存儲(chǔ)器的存儲(chǔ)空間應(yīng)與PXI總線通道采樣點(diǎn)的數(shù)字量應(yīng)該保持一致。上位機(jī)軟件設(shè)置啟動(dòng)完成后，底層控制邏輯以DDS方式對(duì)存儲(chǔ)器進(jìn)行訪問，并將存儲(chǔ)區(qū)的波形數(shù)劇讀出至高速DAC，以實(shí)現(xiàn)數(shù)字量向模擬量的轉(zhuǎn)換，轉(zhuǎn)換后的模擬信號(hào)通過模擬通路的調(diào)理到達(dá)輸出端，最終實(shí)現(xiàn)波形的輸出。

主要工作流程如圖2所示。

圖2 硬件電路工作流程框圖

1.2 任意波形發(fā)生器硬件總體設(shè)計(jì)方案

任意波形發(fā)生器硬件電路主要由PXI接口電路、FPGA主控電路、高速存儲(chǔ)電路、高速DAC電路、模擬調(diào)理電路、時(shí)鐘電路等多部分組成。FPGA主控電路是電路的核心部分，它完成了FPGA外圍電路配置，通過PXI總線與上位機(jī)進(jìn)行通信，使FPGA能夠執(zhí)行上位機(jī)發(fā)送的數(shù)據(jù)指令；作為控制器，實(shí)現(xiàn)對(duì)存儲(chǔ)電路的讀寫操作，完成高速DAC電路的初始化，并且輸出數(shù)字波形給DAC，其內(nèi)完成了下位機(jī)幾乎所有的邏輯控制。高速存儲(chǔ)電路作用存儲(chǔ)上位機(jī)發(fā)送過來的數(shù)據(jù)以及讀出SDRAM數(shù)據(jù)到FPGA中去。高速DAC電路作用是將FPGA傳輸出來的數(shù)字波形轉(zhuǎn)換成模擬波形。模擬調(diào)理電路完成的功能是對(duì)DAC輸出的模擬波形進(jìn)行濾波、放大等調(diào)理，使最終的輸出波形能夠滿足設(shè)計(jì)的預(yù)期指標(biāo)。硬件總體組成如圖3所示。

FPGA控制邏輯組成分為PCI_CORE、接口控制、系統(tǒng)控制單元、存儲(chǔ)管理、觸發(fā)控制、時(shí)鐘控制、DAC配置及校準(zhǔn)等IP模塊。

圖3 硬件總體組成

1) PCI_CORE：采用標(biāo)準(zhǔn)的PCI總線IP核，實(shí)現(xiàn)33 MHz，32bit的總線通訊控制，實(shí)現(xiàn)上位機(jī)對(duì)下位機(jī)的命令控制。

2)系統(tǒng)控制單元：完成本地總線命令譯碼，實(shí)現(xiàn)FPGA內(nèi)部邏輯的讀寫控制及狀態(tài)監(jiān)測(cè)。

3)存儲(chǔ)管理：本次模塊要求實(shí)現(xiàn)64 MSa點(diǎn)、100 MSa/s采樣率，而當(dāng)前國產(chǎn)FPGA僅支持SDRAM大容量存儲(chǔ)器，為實(shí)現(xiàn)存儲(chǔ)指標(biāo)要求，模塊設(shè)計(jì)中采用兩片SDRAM位擴(kuò)展模式，即兩片SDRAM共享控制總線和地址總線，數(shù)據(jù)總線獨(dú)立，從而降低了SDRAM的工作速率，降低了邏輯設(shè)計(jì)難度。

4)觸發(fā)控制：模塊具有豐富的觸發(fā)源和觸發(fā)模式。觸發(fā)源支持軟件觸發(fā)、外觸發(fā)及背板觸發(fā)等，觸發(fā)模式支持單次觸發(fā)、連續(xù)觸發(fā)及突發(fā)觸發(fā)等，為了實(shí)現(xiàn)上述功能，開發(fā)設(shè)計(jì)觸發(fā)控制IP。

5)時(shí)鐘控制：模塊支持內(nèi)時(shí)鐘、外時(shí)鐘及背板時(shí)鐘等多種采樣時(shí)鐘源和多種參考時(shí)鐘源選擇，開發(fā)設(shè)計(jì)的時(shí)鐘控制IP圓滿解決了時(shí)鐘功能要求。

6)DAC配置：DAC芯片的功能配置支持SPI配置模式，通過DAC配置IP實(shí)現(xiàn)DAC內(nèi)部寄存器的命令控制及狀態(tài)讀寫。

1.3 任意波形發(fā)生器軟件總體設(shè)計(jì)方案

任意波形發(fā)生器軟件總體設(shè)計(jì)方案主要是底層數(shù)字電路部分FPGA內(nèi)部邏輯編程，其是對(duì)上位機(jī)通過PXI總線發(fā)送到下位機(jī)的數(shù)據(jù)信息進(jìn)行設(shè)計(jì)編程。

IVI規(guī)范是PXI總線模塊化儀器軟件開發(fā)的基本標(biāo)準(zhǔn)，為了更好的兼容國外產(chǎn)品，任意波形發(fā)生器模塊驅(qū)動(dòng)軟件開發(fā)時(shí)，其函數(shù)命名及參數(shù)定義，嚴(yán)格按照IVI-Fgen規(guī)范要求，便于直接替換現(xiàn)有系統(tǒng)的國外產(chǎn)品。

上位機(jī)的軟件體系架構(gòu)如圖4所示，主要描述了上位機(jī)與板卡間的通信實(shí)現(xiàn)。

圖4 軟件體系結(jié)構(gòu)

軟面板主界面主要顯示波形參數(shù)選項(xiàng)、輸出參數(shù)配置、觸發(fā)配置及調(diào)制功能選項(xiàng)；系統(tǒng)菜單中主要包含了PFI設(shè)置、采用時(shí)鐘設(shè)置、自校準(zhǔn)功能及退出功能，幫助菜單提供儀器的基本信息及幫助文件。

圖5為任意波形發(fā)生器的軟件流程圖。

圖5 軟件流程圖

1.4 PXI總線接口設(shè)計(jì)方案

PXI總線接口的作用是在PXI模塊中完成PXI底板總線與功能電路之間的通信傳遞(邏輯時(shí)序的轉(zhuǎn)換)，是PXI總線與功能電路之間的橋梁。通常情況下PXI總線接口設(shè)計(jì)的方案主要有兩種：一種方案是采用業(yè)界已經(jīng)成熟的專用PXI接口芯片進(jìn)行設(shè)計(jì)；另一種方案則是利用FPGA/CPLD等可編程邏輯器件進(jìn)行編程實(shí)現(xiàn)與電路設(shè)計(jì)。本文采用第二種方案。FPGA設(shè)計(jì)PXI接口方案最主要的優(yōu)勢(shì)就是使用靈活，用戶可以根據(jù)自身的需求進(jìn)行自由設(shè)計(jì)，在可編程邏輯器件中完成自行配置，節(jié)省PCB空間。

2 任意波形發(fā)生器硬件設(shè)計(jì)

2.1 FPGA概述

本次設(shè)計(jì)中選用的北京微電子技術(shù)研究所的國產(chǎn)FPGA芯片，型號(hào)為BQ2V3000-4bg728i，其與XILINX公司Virtex-Ⅱ的xc2v3000兼容。該芯片內(nèi)核電壓為1.5 V，共有3145728個(gè)系統(tǒng)門，可編程IO管腳516個(gè)，內(nèi)部存儲(chǔ)單元為1769472 bits，具有300 MHz的內(nèi)部時(shí)鐘速度。這款芯片配置高達(dá)有12個(gè)DCM模塊。使用XILINX公司的ISE10.1作為FPGA的開發(fā)工具，它支持VHDL、Verilog和原理圖的輸入。在本次設(shè)計(jì)中，F(xiàn)PGA芯片主要實(shí)現(xiàn)PXI接口通信和模塊功能邏輯電路的時(shí)序控制。

2.2 高速DAC

高速DAC電路的作用是完成數(shù)字信號(hào)到模擬信號(hào)轉(zhuǎn)換。本次設(shè)計(jì)采用的是北京微電子研究所(772所)研制的高性能16位數(shù)模轉(zhuǎn)換器(DAC)芯片B9726，其性能和封裝完全兼容AD公司的AD9726，且器件設(shè)計(jì)時(shí)采用了特有的輻射加固技術(shù)，抗總劑量的能力不小于1000 Gy(Si)，單粒子鎖定(SEL)LET閾值大于75 MeV·cm2/mg。B9726是一款，轉(zhuǎn)換速率可以達(dá)到400 MSPS，具有良好的噪聲和雜散抑制性能。數(shù)模轉(zhuǎn)換器的16位數(shù)據(jù)端使用的是低電壓差分信號(hào)(LVDS)輸入，并且包含100 Ω的內(nèi)部端接電阻。LVDS的時(shí)鐘輸出采用在雙通道數(shù)據(jù)速率(DDR)模式下驅(qū)動(dòng)外部數(shù)據(jù)。

B9726外圍電路有80個(gè)引腳，其中有32個(gè)引腳是數(shù)據(jù)輸入引腳，時(shí)鐘引腳有6個(gè)，有4個(gè)SPI通信引腳，有2個(gè)引腳是輸出電流引腳，還有1個(gè)復(fù)位引腳。在本次設(shè)計(jì)中，使用到的引腳就只有上面那些引腳，而其他的引腳或是接地或是接電源信號(hào)。32個(gè)數(shù)據(jù)引腳被用作16位數(shù)據(jù)輸入，輸入方式是采用LVDS低壓差分方式傳輸，每位數(shù)據(jù)用兩根信號(hào)線的差分信號(hào)傳輸。

2.3 模擬調(diào)理電路設(shè)計(jì)

模擬調(diào)理電路實(shí)現(xiàn)了輸出信號(hào)的各種調(diào)理功能，對(duì)輸出信號(hào)的幅頻特性起到?jīng)Q定性作用，是滿足系統(tǒng)預(yù)期指標(biāo)的重要電路組成部分。模擬調(diào)理電路主要由濾波電路、方波生成電路、衰減電路、功率放大電路、阻抗切換電路及其他輔助電路組成，模擬通路如圖6所示。

模擬通路調(diào)理流程：DAC轉(zhuǎn)換后的波形信號(hào)輸入運(yùn)放電路，將差分輸入轉(zhuǎn)換為單端輸出。運(yùn)放輸出信號(hào)輸入至濾波電路，濾波電路分為兩種濾波器：橢圓濾波器及線性相位濾波器。

劉老師五十多歲喪偶，以后再婚，與黃賽琴女士結(jié)合。兩人當(dāng)時(shí)都有上輩，還各有幾個(gè)子女，要融為一個(gè)新的家庭，顯然不是那么容易的。二十多年過去，這個(gè)重新組建的家庭和諧美滿，早已成為桂子山上的佳話。我平常聽他們倆說起子女，每每不知道所指為何方，原來他們沒有了彼此的界線，每一個(gè)人對(duì)每一個(gè)子女以及再往下的一輩、兩輩，心里真是沒有分別，一律視同己出。而且，他們不僅滿懷愛心，還主動(dòng)地營造家庭的親密關(guān)系、親切氣氛。劉老師寫了一篇《老年人再婚與心理健康》，被評(píng)為第八屆亞洲、大洋洲老年學(xué)和老年醫(yī)學(xué)大會(huì)中文論壇優(yōu)秀論文，他的論說是從親力親為中結(jié)出的思想果實(shí)。

圖6 模擬調(diào)理電路

若主輸出信號(hào)包含Sine類波形時(shí)選擇橢圓濾波器濾波，若主輸出信號(hào)包含脈沖類信號(hào)或任意波時(shí)選擇線性相位濾波器濾波。濾波后的主信號(hào)輸入初級(jí)放大，使主信號(hào)幅度放大至2 Vpp。此時(shí)主信號(hào)分為兩個(gè)支路：1)Sine&Arb輸入后級(jí)調(diào)理；2) Sine&Arb輸入比較器(Sync和方波頻率控制)產(chǎn)生方波頻率控制信號(hào)。Square_Freq通過電子驅(qū)動(dòng)器Edg211映射后，形成方波信號(hào)Square。

Sine&Arb或Square經(jīng)繼電器選擇后，輸入至后級(jí)運(yùn)算放大器，經(jīng)調(diào)節(jié)后主信號(hào)輸入衰減電路(0～48 dB衰減，步進(jìn)6 dB)，若輸出主信號(hào)為小信號(hào)時(shí)則直接輸出至輸出使能繼電器，若輸出主信號(hào)為大信號(hào)時(shí)則輸入至6倍增益功率放大電路放大后再至輸出繼電器，最后通過控制輸出使能繼電器控制信號(hào)輸出。

DC信號(hào)或AC信號(hào)偏置通過6倍增益放大器實(shí)現(xiàn)，避免了偏置信號(hào)隨AC信號(hào)幅度變小而變小的限制；方波信號(hào)采用映射方式實(shí)現(xiàn)，避免出現(xiàn)方波脈寬不穩(wěn)定； 為滿足用戶視頻信號(hào)傳輸特性要求，輸出增加75 Ω輸出阻抗方式。

2.4 時(shí)鐘處理

外時(shí)鐘輸入端口主要為儀器提供外部采樣時(shí)鐘及PLL參考時(shí)鐘。設(shè)計(jì)時(shí)輸入阻抗設(shè)定為50 Ω，AC耦合方式，為了盡可能減少輸入信號(hào)的類型限制，采用高速比較器對(duì)輸入信號(hào)過零比較產(chǎn)生同頻時(shí)鐘。

2.5 PFI處理電路

PFI0及PFI1均為雙向端口，作為輸入時(shí)，接受外部觸發(fā)信號(hào)，輸入阻抗設(shè)定為1 kΩ；作為輸出時(shí)，輸出標(biāo)識(shí)信號(hào)、觸發(fā)啟動(dòng)信號(hào)、PLL參考時(shí)鐘導(dǎo)出信號(hào)及采樣時(shí)鐘導(dǎo)出信號(hào)，輸出阻抗設(shè)定為50 Ω。

設(shè)計(jì)中采用雙向緩沖器進(jìn)行處理，其原理如圖7所示。

圖7 PFI處理原理框圖

2.6 電源管理

電源是儀器正常工作的基礎(chǔ)，良好性能的電源電路設(shè)計(jì)能為儀器性能提高基本保障。儀器中使用到了+3.3 V、+1.2 V、+0.9 V、+1.8 V、+5 V、-5 V、+15 V、-15 V，PXI背板可提供±12 V、+5 V、+3.3 V，其余電源使用開關(guān)電源及LDO轉(zhuǎn)換生成。

±15 V電源用于功率放大電路，儀器工作時(shí)對(duì)電流要求較高，考慮PXI背板的供電情況，設(shè)計(jì)中采用升壓-降壓方式實(shí)現(xiàn)+5 V轉(zhuǎn)換出±15 V電源。

3 任意波形發(fā)生器軟件部分設(shè)計(jì)

3.1 FPGA開發(fā)環(huán)境概述

本次設(shè)計(jì)中，使用的FPGA芯片是國產(chǎn)FPGA并且兼容XILINX公司的Virtex_Ⅱ架構(gòu)，所以本次設(shè)計(jì)選用的開發(fā)環(huán)境是10.1版本的ISE軟件。

3.2 上位機(jī)控制面板設(shè)計(jì)

上位機(jī)的設(shè)計(jì)采用LabWindows/CVI軟件，系統(tǒng)界面如圖8。面板主界面主要顯示波形參數(shù)選項(xiàng)、輸出參數(shù)選項(xiàng)、觸發(fā)配置以及調(diào)制功能等選項(xiàng)。

圖8 系統(tǒng)面板界面

4 結(jié)果測(cè)試與分析

系統(tǒng)測(cè)試主要是針對(duì)任意波信號(hào)發(fā)生系統(tǒng)要求的指標(biāo)進(jìn)行測(cè)試，以及測(cè)試系統(tǒng)的穩(wěn)定性等。

4.1 波形種類測(cè)試

系統(tǒng)模塊可以實(shí)現(xiàn)多種標(biāo)準(zhǔn)波形、任意波、調(diào)幅、調(diào)頻等波形，具體波形如圖，如圖9～12。

圖9 正弦波 圖10 任意波

圖11 調(diào)幅 圖12 調(diào)頻

4.2 波形頻率測(cè)試

以正弦波為例對(duì)其波形頻率測(cè)試，在全頻率范圍內(nèi)選擇典型頻率值進(jìn)行測(cè)試，對(duì)應(yīng)測(cè)試結(jié)果見表1。

從表1中可以看出，正弦波的波形頻率輸出范圍在10～40 MHz之間，頻率準(zhǔn)確度在5 ppm之內(nèi)。

表1 正弦波頻率測(cè)試結(jié)果

4.3 波形幅度測(cè)試

以正弦波為例對(duì)其波形幅度測(cè)試，在全幅度范圍內(nèi)選擇典型幅度值進(jìn)行測(cè)試，對(duì)應(yīng)測(cè)試結(jié)果見表2。

從表2中可以看出，正弦波的波形幅度輸出范圍在10 mV～10 V之間，在誤差允許范圍之內(nèi)，輸出波形滿足指標(biāo)要求。

表2 正弦波幅度測(cè)試結(jié)果

5 結(jié)論

根據(jù)模塊測(cè)試結(jié)果可知：國產(chǎn)FPGA及國產(chǎn)DAC完全滿足本次任務(wù)開發(fā)需求。設(shè)計(jì)中單片F(xiàn)PGA控制兩片SDRAM，F(xiàn)PGA內(nèi)部的DDS采用48位累加器工作模式，共使用了4個(gè)DCM模塊，此時(shí)DDS運(yùn)行時(shí)鐘仍然可以達(dá)到125 MHz，而DAC芯片B9726在其他項(xiàng)目中應(yīng)用時(shí)可以穩(wěn)定實(shí)現(xiàn)400 MSPS采樣率，且測(cè)試結(jié)果可媲美國外同類產(chǎn)品。

本模塊的研制在保證基本性能的前提下，充分使用并驗(yàn)證了國產(chǎn)器件的性能，為其他國產(chǎn)化需求產(chǎn)品的研制提供了前瞻性意義。本文研制的任意波形發(fā)生器已在多個(gè)項(xiàng)目中得到了廣泛應(yīng)用。

[1] 柳肖杰.PXI200MSPS任意波形發(fā)生器數(shù)字電路設(shè)計(jì)[D].成都:電子科技大學(xué),2012.

[2] 邱大強(qiáng).基于PCI總線的任意波形發(fā)生器[D].成都:西華大學(xué),2008.

[3] 鐵 奎,黃 武.任意波形發(fā)生器的研究與設(shè)計(jì)[J].國外電子測(cè)量技術(shù),2012,31(6):80-83.

[4] 付 潔.基于FPGA的PXI接口的DDS信號(hào)發(fā)生器的設(shè)計(jì)[D].西安:西安電子科技大學(xué),2014.

[5] 朱松濤,張 怡.基于FPGA的PCI總線接口設(shè)計(jì)[J].計(jì)算機(jī)工程與應(yīng)用,2006,24(09):14-39.

[6] 周俊峰,陳 濤.基于FPGA的直接數(shù)字合成技術(shù)器的設(shè)計(jì)與實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用,2002,28(12):74-75.

[7] 陳立克.基于Xilinx FPGA設(shè)計(jì)技術(shù)的應(yīng)用研究[D].蘭州:蘭州大學(xué),2011.

[8] 劉東華.Xilinx系列FPGA芯片IP核詳解[J].北京:電子工業(yè)出版社,2013.

Design of the Arbitrary Waveform Generator Based on Domestic FPGA and DAC

Gao Yejun2,Wu Fucun2

(1.Beijing Institute of Space Long March Vehicle, Beijing 100076, China; 2.Beijing Aerospace Measurement & Control Technology Co., Ltd., Beijing 100041, China)

Arbitrary waveform generators are important instruments for testing and measuring equipment, and they are widely used in the field of current measurement and control technology of the aerospace. The current market mature arbitrary waveform generators are foreign products or domestic manufacturers based on foreign FPGA and DAC developed products. In order to break the monopoly of technology, and improve the domestic arbitrary waveform generator of independent technical support capabilities, it is more important to develop arbitrary waveform generators based on domestic chips. With the improvement of domestic chip design technology, the performance of domestic FPGA and DAC has been improved, and has been widely used. The PXI bus, as one of the main bus types in the current instrument area, meets the communication requirements of most test instruments.Based on domestic FPGA and DAC, from the hardware design and software design two aspects, successfully developed a PXI bus arbitrary waveform generator module with sample rate up to 100MSa/s, and output a 43MHz signal. Through the test of the function and performance of the module, fully meet the requirements of the module indicators, fully proved that the domestic chip in the engineering design of the performance characteristics.

arbitrary waveform generator(AWG); domestic FPGA; PXI Bus; domestic DAC

2017-04-25；

2017-05-11。

高野軍(1968-)，男，遼寧人，高工，主要從事無線電測(cè)試與控制方向的研究。

1671-4598(2017)08-0304-05

10.16526/j.cnki.11-4762/tp.2017.08.078

TN911

A