奚冬杰，杜士才

（中國電子科技集團公司第五十八研究所，江蘇 無錫 214072）

一種低溫度系數(shù)高電源抑制比帶隙基準

奚冬杰，杜士才

（中國電子科技集團公司第五十八研究所，江蘇 無錫 214072）

提出了一種基于基極電流補償?shù)木哂械蜏囟认禂?shù)和高電源抑制比的帶隙基準電壓源結(jié)構(gòu)，通過消除三極管基極電流對基準輸出電壓溫度系數(shù)的影響，有效降低了基準的溫漂系數(shù)，同時通過自偏置電流鏡結(jié)構(gòu)和濾波電容提高了基準在全頻段的電源抑制比(PSRR)。Cadence中利用TSMC 0.18 μm工藝進行的仿真結(jié)果表明，在-55～125℃的溫度范圍內(nèi)，得到9.1×10-6/℃的溫漂系數(shù)，低頻時的電源抑制比達到-80 dB。

基極電流補償；低溫漂系數(shù)；高電源抑制比

1 引言

現(xiàn)代集成電路設計中，電壓基準源是一個使用廣泛不可或缺的模塊[1]。DC-DC電源電路、數(shù)模和模數(shù)轉(zhuǎn)換器、數(shù)字集成電路以及混合信號集成電路中都需要獲得一個不隨電源以及溫度變化而變化的電壓基準源，作為參考電位以實現(xiàn)電路功能。電壓基準源會顯著影響整個電路的功耗、速度、效率和性能，因此設計者對其的優(yōu)化是提高整個系統(tǒng)性能的前提[1～3]。

本文首先介紹了傳統(tǒng)電壓帶隙基準源的理論原理，然后給出其電路圖和輸出基準電壓表達式。針對其溫度系數(shù)過大、電源抑制比過低等問題，提出一種具有基極電流補償?shù)膸痘鶞式Y(jié)構(gòu)。該電路通過在恰當?shù)墓?jié)點上增加額外的電阻，然后利用其壓降來消除三極管基極電流對基準輸出電壓溫度系數(shù)的影響。其次提出一種在不同頻率段利用不同方法來改善電路PSRR特性的思路：在中低頻時利用自偏置共源共柵電路的高阻抗以及額外的正反饋支路來提高PSRR，在高頻時利用濾波電容來提高PSRR。最終電路在整個頻率段內(nèi)都具有良好的PSRR特性。

2 電路分析與設計

2.1 傳統(tǒng)電壓帶隙基準電路

由半導體理論可知，兩個工作在不同電流密度下的三極管的基極發(fā)射極電壓(VBE)的差值具有正溫度特性，同時三極管的基極發(fā)射極電壓(VBE)具有負溫度特性[4]。因此如果將上述兩種具有不同溫度系數(shù)的電壓配以一定的加權系數(shù)比例進行相加后就能得到不隨溫度變化而變化的基準電壓源。

圖1 傳統(tǒng)帶隙基準電壓源

傳統(tǒng)帶隙基準電壓源結(jié)構(gòu)如圖1所示，包含運算放大器、電流鏡、電阻、三極管以及基準輸出支路。利用運算放大器對其輸入端的箝位作用以及電流鏡的鏡像作用可保證流過三極管Q0和Q1的電流相等?；鶞瘦敵鲋酚蒑OS管MP2、電阻R2和三極管Q2組成，基準電壓在電阻R2的上端輸出[5]。忽略三極管的基極電流，三極管Q0和Q1基極和發(fā)射極的壓差為：

其中n為三極管Q1和Q0的發(fā)射極面積之比，VT為熱電壓，常溫下為26 mV。電阻R1上的壓降為（1）式中所求 ΔVBE，MOS 管 MP0、MP1、MP2 尺寸相同，由此可得基準輸出電壓為：

在傳統(tǒng)帶隙基準的電路結(jié)構(gòu)和工作原理推導中有兩點值得注意：（1）在求解ΔVBE時我們認為三極管Q0和Q1的發(fā)射極和集電極的電流相等，忽略了兩者的基極電流[6]，但實際上在CMOS工藝中由于三極管的β值是有限值，因此基極電流不能忽略，其存在會使基準輸出產(chǎn)生較大溫漂；（2）由于采用了運放箝位的結(jié)構(gòu)，因此整個帶隙電路的電源抑制比受運放帶寬的限制[7～8]。

2.2 新型電壓帶隙基準電路

為了消除三極管基極電流對基準電壓溫度系數(shù)的影響，本文提出了一種具有基極電流補償?shù)幕鶞孰娐罚瑘D2為其核心部分電路圖。

圖2 基于基極電流補償帶隙的核心部分

自偏置共源共柵電流鏡，MP4、MP5、MP6、MP7 和R5通過鏡像電流確保三極管Q1和Q2的集電極電流ICQ1和ICQ2相等。

因此有：

其中Ib(Q1)和Ib(Q2)為三極管Q1和Q2的基極電流。m為三極管Q1和Q2的發(fā)射極面積之比。如果讓

電阻R2和R3的阻值相等，則有：

圖3為低溫度系數(shù)高電源抑制比帶隙基準結(jié)構(gòu)圖，虛線左邊為其啟動電路。使能信號EN高為無效狀態(tài)，MP9和MP10不導通，EN低為有效狀態(tài)。當EN為低有效，且電源開始上電后，啟動電路通過MN1從B點抽取電流使其電位下降，同時通過MP3向A點注入電流使其電位上升，最終使基準核心環(huán)路擺脫電流為零的狀態(tài)。當基準環(huán)路建立以后通過電流鏡MP0、MP4和MP5的鏡像作用對電容C0進行充電，最終關斷MN1和MP3，使得啟動電路退出，結(jié)束對基準環(huán)路的影響。

圖3低溫度系數(shù)高電源抑制比帶隙基準結(jié)構(gòu)圖

圖3 中的電路采用自偏置共源共柵結(jié)構(gòu)，為自己提供偏置電流，這樣提高了電路低頻時的電源抑制比。低頻時共源共柵電流鏡的高輸出阻抗提高了基準的環(huán)路增益，且由 MP1、MP4、MP6、R5、MN2 和 MN3 構(gòu)成的正反饋環(huán)路加速了MP4柵極電壓跟隨電源變化的速度（MP4柵極升高→MN2柵極降低→MP4柵極升高）。在高頻時通過電容C1將A點短路到地，且在基準輸出處增加了電容C3進行一階RC濾波，進一步提高了基準輸出的穩(wěn)定性，最終維持了基準偏置電流的穩(wěn)定，因此減小了MP4柵極受電源影響的程度。

基準核心部分包含有正負兩條反饋環(huán)路，從VREF→R3→Q1→MN3→MP4→MP5→MP8→VREF為負反饋，從 VREF→R3→Q2→MN4→MP5→MP8→VREF為正反饋。由于電阻R3、R4和R2的分壓特性，確保了負反饋支路的增益大于正反饋支路的增益。C2跨接在MN4源端和基準輸出端的補償結(jié)構(gòu)不但避免了左半平面的零點，而且將環(huán)路的次級點外推到一個很高的頻率。

主極點頻率為：

其中在LDO輸出端電阻ROUT≈R6。

次極點頻率為：

此時次極點相比于普通的米勒補償提高了由MN4、MP7和MP5組成的共基極放大器所能提供的增益的倍數(shù)，使得環(huán)路更穩(wěn)定且?guī)捀蟆?/p>

3 仿真結(jié)果及其分析

采用TSMC 0.18 μm設計工藝，仿真工具為spectre，仿真條件[8]為電源電壓2.5～5V，溫度-55～125 ℃。

溫漂系數(shù)是衡量帶隙基準電壓源輸出電壓隨溫度變化的一個性能參數(shù)，單位為×10-6/℃，表示當溫度變化1℃時，輸出電壓變化的百萬分比。其計算公式為[（基準電壓最大值-基準電壓最小值）/（基準電壓的平均值×溫度范圍）]×1000000，符號表達式如式（8）、（9）所示：

圖4 基準溫度系數(shù)的仿真

通過式（8）和圖4的仿真結(jié)果，我們可以計算出該基準的溫度系數(shù)為9.1×10-6/℃。

雖然該基準僅僅進行了一階溫度特性補償，但由于消除了三級管基極電流對輸出電壓的影響，因此依然具有很低的溫度系數(shù)。表1列出了在各個工藝角下基準溫度系數(shù)的仿真結(jié)果，從表1中可以看出溫度系數(shù)最大不超過10×10-6/℃，滿足低溫度系數(shù)要求。

表1 各個工藝角下基準溫度系數(shù)仿真結(jié)果

當基準外圍的應用環(huán)境較復雜、電源上的波動對其干擾較大時，電源抑制比也是我們考量其性能的一個重要指標。

如圖5的仿真結(jié)果所示，電路在低頻時電源抑制比高達80 dB，中頻時隨著環(huán)路增益的下降，電源抑制比也開始下降。隨著頻率的進一步升高，在高頻時由于輸出端RC濾波網(wǎng)絡的存在，電源抑制比又開始上升。

圖5 基準電源抑制比的仿真

表2列出與本文設計相關的參考文獻中的電路的比較結(jié)果，可以看出本文所設計的電路在性能上有一定優(yōu)勢。

表2 本設計和幾種電路溫度系數(shù)仿真結(jié)果對比

4 結(jié)論

本文設計了一種基于基極電流補償?shù)木哂械蜏囟认禂?shù)和高電源抑制比的帶隙基準電路。通過在合適節(jié)點添加額外電阻消除了三級管基極電流對基準輸出電壓的影響，因此僅僅采用一階補償?shù)慕Y(jié)構(gòu)就得到了低至9.1×10-6/℃的溫度系數(shù)。且通過在低頻時利用共源共柵自偏置電流鏡結(jié)構(gòu)提高環(huán)路增益的方法得到低至-80 dB的PSRR，并在高頻時利用電容對關鍵節(jié)點進行濾波避免受電源波動干擾的方法提高了全頻段的PSRR。

[1]Fang H,Jian L V,Junsheng Y U,et al.Curvature Compensated CMOS Bandgap Voltage Reference for High Precision Application[J].Modern Electronics Technique,2010.

[2]Mattia O E.0.9 V,5 nW,9 ppm/℃Resistorless Sub-Bandgap Voltage Reference in 0.18 μm CMOS[C].Latin-American Symposium on Circuits and Systems,2014.

[3]Xing X,Wang Z,Li D.A low voltage high precision CMOS bandgap reference[C].Norchip,IEEE,2007：1-4.

[4]Chen J,Ni X,Mo B.A curvature compensated CMOS bandgap voltage reference for high precision applications[C].International Conference on Asic,IEEE,2008：510-513.

[5]Leung K N,Mok P K T,Chi Y L.A 2-V 23-μA 5.3-ppm/℃curvature-compensated CMOS bandgap voltage reference[J].Solid-State Circuits,IEEE Journal of,2003,38(3)：561-564.

[6]Li J H,Zhang X B,Yu M Y,et al.A 10ppm/℃1.8 V piecewise curvature-corrected bandgap reference in 0.5 μm CMOS[C].Microelectronics&Electronics,2009.Prime Asia 2009.Asia Pacific Conference on Postgraduate Research in.IEEE,2010：416-419.

[7]RAZAVI B.Design of analog CMOS intergrated circuits[M].New York：McGraw-Hill Companies,2001：312-313.

[8]何樂年，王憶.模擬集成電路設計與仿真[M].北京：科學出版社，2008：198-199.

A Low Temperature Coefficient and High PSRR Bandgap Voltage Reference Source

XI Dongjie,DU Shicai
（China Electronics Technology Group Corporation No.58 Research Institute,Wuxi 214072,China）

The paper present a new kind of bandgap voltage reference source.By using base current compensation,it has a low temperature coefficient and a high PSRR.Through eliminating the transistor base current effect on the temperature coefficient of reference voltage,it effectively reduces the temperature drift coefficient of the circuit.At the same time by the using of self biased current mirror and filter capacitor,we improves the power supply rejection ratio of the circuit in full frequency.TSMC 0.18 μm process is adopted by the circuit,by the simulation result in Cadence,it shows that the temperature coefficient is 9.1×10-6/℃ and the PSRRreaches-80dBinlowfrequency.

base currentcompensation;low temperature coefficient;highPSRR

TN402

A

1681-1070（2017）12-0030-04

2017-07-01

奚冬杰（1989—），男，江蘇無錫人，碩士學歷，工程師，現(xiàn)從事集成電路中電源管理類的研究工作。