徐玉婷，孫 靜，郭俊杰，閆 華

（1.無錫中微億芯有限公司，江蘇 無錫 214072；2.中國電子科技集團(tuán)公司第五十八研究所，江蘇 無錫 214072）

40 nm工藝SRAM型FPGA總劑量輻射效應(yīng)研究

徐玉婷1，孫 靜1，郭俊杰2，閆 華1

（1.無錫中微億芯有限公司，江蘇 無錫 214072；2.中國電子科技集團(tuán)公司第五十八研究所，江蘇 無錫 214072）

對(duì)自主研發(fā)的40 nm工藝SRAM型FPGA電路的抗總劑量輻射能力進(jìn)行摸底試驗(yàn)和分析。試驗(yàn)表明，采用普通商用40 nm工藝未做加固的FPGA電路抗總劑量輻射能力可達(dá)100 krad(Si)，說明普通商用40 nm工藝本身具有一定的抗總劑量性能。同時(shí)驗(yàn)證了總劑量輻射引起的器件參數(shù)退化隨柵氧化層厚度的減薄而下降。

40 nm；FPGA；總劑量輻射；試驗(yàn)

1 引言

當(dāng)航天器和武器型號(hào)中所使用的電子元器件工作在電離總劑量輻射環(huán)境中時(shí)，會(huì)遭到高能粒子及光子的轟擊，其工作參數(shù)及使用壽命不可避免地會(huì)受到影響和危害，嚴(yán)重時(shí)可引起航天系統(tǒng)失效，甚至導(dǎo)致航天事故[1]。FPGA（現(xiàn)場可編程門陣列）由于自身集成度高、面積小、功耗低、實(shí)現(xiàn)功能多等特點(diǎn)，在航天領(lǐng)域應(yīng)用前景廣泛。領(lǐng)先的抗輻射FPGA產(chǎn)品主要來自美國Micro semi、Xilinx、Atmel公司。而目前國內(nèi)對(duì)抗輻射FPGA研究較少。因此，本文對(duì)自主研發(fā)的千萬門級(jí)FPGA電路的總劑量輻射性能進(jìn)行了摸底試驗(yàn)，對(duì)其總劑量效應(yīng)進(jìn)行了研究，為FPGA的抗輻射加固設(shè)計(jì)打下基礎(chǔ)。

2 器件選擇和試驗(yàn)方法

隨著半導(dǎo)體工藝技術(shù)進(jìn)入深亞微米乃至超深亞微米范圍，MOS結(jié)構(gòu)的柵氧化層厚度也隨之減小。當(dāng)柵氧化層厚度減小到一定程度時(shí)，總劑量輻射已無法在其中產(chǎn)生大量的輻射感生電荷，加上溝道電子可以通過遂穿效應(yīng)進(jìn)入氧化層中和部分輻射感生電荷，最終使總劑量輻射對(duì)薄柵氧化層的影響可以被忽略。一般認(rèn)為深亞微米CMOS技術(shù)本身即是加固的，也稱之為本征加固[2]。

試驗(yàn)樣品選用電路為某自主研發(fā)的千萬門級(jí)FPGA電路（如圖1所示），包括可編程邏輯單元、時(shí)鐘管理模塊、嵌入式BRAM、PCIE、IOB、DSP等多種功能模塊。該電路采用40 nm商用工藝，芯片尺寸16.32 mm×14.07 mm，采用CCGA1136封裝，內(nèi)核電壓1.0 V，端口電壓1.2～3.3 V，輔助電壓2.5 V。該電路未做加固設(shè)計(jì)，對(duì)其抗總劑量能力進(jìn)行摸底。

圖1 千萬門級(jí)FPGA電路頂層版圖

試驗(yàn)選用的輻射源是中科院上海應(yīng)用物理研究所的水儲(chǔ)式圓柱形排列的60Co源，輻射源強(qiáng)度為1.52×105Ci。試驗(yàn)過程選取15 rad(Si)/s的劑量率。4只器件輻照到100 krad（Si），試驗(yàn)過程中，每隔10 krad（Si）觀察并記錄電路內(nèi)核電流變化，如電流沒有明顯變化，將其中2只器件追加輻射到150 krad（Si）。試驗(yàn)完成后，用干冰保存帶回。輻照到100 krad（Si）的兩只電路用測試機(jī)ultraflex測試功能和參數(shù)，并將150 krad（Si）的2只電路進(jìn)行高溫退火。高溫退火條件為溫度（100±5）℃，時(shí)間 168 h。168 h后進(jìn)行參數(shù)測試。具體流程如圖2所示。

圖2 總劑量輻照試驗(yàn)流程

3 試驗(yàn)結(jié)果及分析

試驗(yàn)過程中，4只電路內(nèi)核電流變化記錄如表1和表2所示。監(jiān)控的3路內(nèi)核電流在100 krad（Si）以內(nèi)無明顯變化，3號(hào)片和4號(hào)片追加到150 krad（Si）后，內(nèi)核電流也沒有明顯變化。

表1 劑量率15 rad(Si)/s、總劑量100 krad（Si）電路電流表

表2 追加到150 krad（Si）電路電流表

2只FPGA電路（1號(hào)片和2號(hào)片）在100 krad（Si）輻照過程中功能正常，用干冰保存帶回，用ultraflex測試，電參數(shù)和功能測試均通過。另2只追加50 krad（Si）的電路（3號(hào)片和4號(hào)片）高溫退火后進(jìn)行測試，功能正常、電參數(shù)均在規(guī)定范圍內(nèi)。測試結(jié)果如表3所示。

表3 測試機(jī)測試結(jié)果列表

由此可見，在40 nm工藝下，總劑量輻射引起的器件參數(shù)退化及功能失效并不明顯。采用普通商用40nm工藝設(shè)計(jì)的FPGA，雖無任何加固設(shè)計(jì)，仍具有一定的抗總劑量能力。

表4為100 k輻射劑量的1號(hào)片、150 k輻射劑量的3號(hào)片和退火后3號(hào)片相同測試項(xiàng)在ultraflex上的測試結(jié)果對(duì)比。對(duì)測試數(shù)據(jù)分析發(fā)現(xiàn)，不同的輻射劑量100 k和150 k對(duì)電路參數(shù)造成的影響差異很小，參數(shù)均滿足測試規(guī)范要求。說明由于其柵氧化層厚度減小到一定程度，輻射劑量累積對(duì)半導(dǎo)體器件參數(shù)的影響已不明顯。

表4 部分參數(shù)測試列表

4 結(jié)論

由實(shí)驗(yàn)結(jié)果分析可知，由于40 nm工藝的工藝特點(diǎn)，總劑量輻射所導(dǎo)致的半導(dǎo)體器件參數(shù)的退化以及功能的失效隨柵氧厚度的減薄而下降，使得該自主FPGA電路本身具有一定的抗總劑量輻射能力。因此在深亞微米工藝下，總劑量不再是抗輻射加固設(shè)計(jì)的主要考慮因素。而隨著晶體管特征尺寸的減小，單粒子效應(yīng)越來越成為CMOS電子器件損傷的主要來源。因此針對(duì)40 nm工藝，如何對(duì)FPGA電路各個(gè)單粒子敏感模塊進(jìn)行加固設(shè)計(jì)，提升FPGA電路整體的抗單粒子輻射能力，是我們?nèi)蘸驠PGA加固設(shè)計(jì)研究的重點(diǎn)。

[1]沈自才，丁義剛.抗輻射設(shè)計(jì)與輻射效應(yīng)[M].北京：中國科學(xué)技術(shù)出版社，2015.

[2]劉遠(yuǎn)，恩云飛，李斌，等.先進(jìn)工藝對(duì)MOS器件總劑量輻射效應(yīng)的影響[J].半導(dǎo)體技術(shù)，2006，31（10）：738-742.

[3]Johnson E，Wirthlin M，Caffrey M.Single-event upset simulationon an FPGA[C].Proceedings of the Engineering of Reconfigurable Systems and Algorithms （ERSA），LasVegas，Nevada，USA，2002.

[4]Battezzati N，Sterpone L，Violante M.Monte Carlo analysis of the effects of soft errors accumulation in SRAM-based FPGAs[J].IEEE Transactions on Computers，2008，55（4）：3381-3387.

[5]Xilinx.Virtex-5 FPGA Configuration User Guide[P].2012.

Total Ionizing Dose Radiation Effects Test and Research of SRAM Type FPGA Based on 40 nm Process

XU Yuting1,SUN Jing1,GUO Junjie2,YAN Hua1
（1.East Technologies,inc.Wuxi 214072,China；2.China Electronic Technology Group No.58 Research Institute,Wuxi 214072,China）

The paper presents a research and test of total ionizing dose radiation effects of FPGA circuit based on 40 nm process.In our experiment,as the radiation total does rises to 100 krad(Si),the parameter and the function of unhardened device are normal after radiation.Experiment results prove that 40 nm CMOS transistors take ability to withstand TID by itself.It also verifies that device parameter degradation descends as the decrease ofthe oxide gate.

40nm;FPGA;TID;test

TN406

A

1681-1070（2017）12-0042-03

2017-09-13

徐玉婷（1983—），女，江西南昌人，碩士，工程師，研究方向?yàn)榍f門級(jí)FPGA設(shè)計(jì)。