基于判決反饋環(huán)的數(shù)字化載波恢復(fù)方法*

尹立言 向 新 王 瑞

空軍工程大學(xué)航空工程學(xué)院，西安 710038

數(shù)字通信系統(tǒng)的接收端，最為重要的功能之一是在有噪聲干擾的條件下實(shí)時(shí)、準(zhǔn)確地實(shí)現(xiàn)載波恢復(fù)。應(yīng)用最大似然參數(shù)估計(jì)理論，是設(shè)計(jì)數(shù)字?jǐn)?shù)據(jù)調(diào)制信號(hào)相干檢測(cè)載波恢復(fù)算法的最有效方法，使似然函數(shù)最大化的過程即是去調(diào)制的過程[1-2]。由于通信系統(tǒng)帶寬和功率效率因素的限制，常使用抑制載波的傳輸方式，因此無法使用普通的鎖相環(huán)進(jìn)行載波恢復(fù)，目前可用的載波恢復(fù)方法可分為面向判決法(Oriented Decision)和非面向判決法(Non-oriented Decision)。

在接收機(jī)恢復(fù)載波的過程中，捕獲時(shí)間和跟蹤抖動(dòng)是評(píng)估其性能的2個(gè)主要指標(biāo)[3-4]。特別是在近地軌道衛(wèi)星通信中，短的捕獲時(shí)間至關(guān)重要[5]。低跟蹤抖動(dòng)是實(shí)現(xiàn)更好的誤碼率性能所需要的。當(dāng)載波相位跟蹤環(huán)路閉合時(shí)，可以通過增加環(huán)路增益系數(shù)來減少捕獲時(shí)間，然而這種增加可能會(huì)對(duì)跟蹤抖動(dòng)產(chǎn)生不利影響，是以犧牲捕獲時(shí)間的代價(jià)達(dá)到改善跟蹤抖動(dòng)的目的[6]。相對(duì)而言，面向判決的方法在低信噪比的情況下有著比非面向判決更短的捕獲時(shí)間和更低的跟蹤抖動(dòng)[7]，因此考慮了一種使用判決反饋環(huán)進(jìn)行數(shù)字化載波恢復(fù)的結(jié)構(gòu)。

首先給出基于判決反饋環(huán)的載波恢復(fù)系統(tǒng)模型和相位均方誤差分析，為滿足工程上對(duì)于信號(hào)處理速度和處理精度的要求，設(shè)計(jì)將應(yīng)用FPGA實(shí)現(xiàn)，并以平方環(huán)和科斯塔斯環(huán)作為對(duì)比，對(duì)含噪頻差信號(hào)的捕獲時(shí)間和跟蹤抖動(dòng)進(jìn)行仿真測(cè)試，結(jié)果表明判決反饋環(huán)的抗噪聲性能有顯著提升。

1 系統(tǒng)模型及跟蹤性能分析

1.1 系統(tǒng)模型

判決反饋環(huán)工作原理是首先對(duì)接收信號(hào)進(jìn)行相干預(yù)解調(diào)，將解調(diào)出的信號(hào)抵消信號(hào)中的調(diào)制信息，由此得到誤差電壓來實(shí)現(xiàn)載波提取，并將所提取的載波提供給前面的相干解調(diào)使用。數(shù)字信號(hào)的載波恢復(fù)DFPLL環(huán)系統(tǒng)結(jié)構(gòu)如圖1所示。同相支路乘法器的輸出信號(hào)在一個(gè)符號(hào)寬度Tb內(nèi)積分，在符號(hào)結(jié)束時(shí)對(duì)積分結(jié)果進(jìn)行抽樣判決；正交支路乘法器延遲一個(gè)符號(hào)寬度Tb，以保證Zc(t)與Zs(t)在同一符號(hào)上相乘。若同相支路乘法器輸出信號(hào)的積分抽取判決正確，則能抵消正交支路中的調(diào)制信號(hào)，使誤差信號(hào)中不含調(diào)制信息；vd(t)通過環(huán)路濾波器后，輸出控制電壓vc(t)；vc(t)控制VCO的頻率和相位，使環(huán)路鎖定。

圖1 判決反饋環(huán)載波恢復(fù)系統(tǒng)框圖

(1)

得到正交支路輸出為

(2)

其中，Kp表示乘法器系數(shù);環(huán)路濾波器的輸入為

(3)

環(huán)路濾波器具有低通特性，且通帶很窄，因此相當(dāng)于取出vd(t)中的直流信號(hào)分量，因此環(huán)路濾波器的輸出信號(hào)可近似為

(4)

式(4)即為判決反饋環(huán)的鑒相特性，式中Pe是載波相位差θe的函數(shù)，對(duì)于BPSK信號(hào)而言，有

(5)

式中，erfc(·)表示標(biāo)準(zhǔn)誤差函數(shù)；Eb/N0表示每bit信噪比。

1.2 抑制載波鎖相環(huán)跟蹤性能分析

為研究抑制載波鎖相環(huán)對(duì)頻差信號(hào)的跟蹤性能，本節(jié)討論針對(duì)加性高斯白噪聲對(duì)環(huán)路鎖定后引起的跟蹤抖動(dòng)進(jìn)行分析。定義BL為環(huán)路單邊噪聲帶寬，S/NL為環(huán)路信噪比，其反映了環(huán)路對(duì)噪聲的抑制能力。基于線性理論的傳統(tǒng)一階鎖相環(huán)相位均方誤差為

(6)

圖2 BLTb=0.1時(shí)判決反饋環(huán)與非面向判決環(huán)相位均方誤差之比與環(huán)路信噪比的關(guān)系

假定環(huán)路噪聲帶寬恒定且環(huán)路濾波器為理想帶通濾波器，不考慮位同步帶來的跟蹤抖動(dòng)，二階數(shù)字鎖相環(huán)相位均方誤差可以寫成[8]

(7)

ρ表示平方損失，在平方環(huán)與科斯塔斯環(huán)中可表示為ρ=1/[1+(S/NL)γ]，其中，γ=BL/Bi，Bi為帶通濾波器的單邊帶寬；在判決反饋環(huán)中則有ρ=1/(1-2Pe)2。圖2表明在相同環(huán)路信噪比條件下判決反饋環(huán)比非面向判決環(huán)有更小的跟蹤抖動(dòng)，因此判決反饋環(huán)具有更好的抗噪聲性能。

實(shí)際上，判決反饋環(huán)采用同相、正交支路積分-采樣的判決結(jié)果，對(duì)2支路輸出信號(hào)相乘后進(jìn)行求差獲得鑒相誤差，鑒相特性式(4)中只含有噪聲的和、差項(xiàng)；而非面向判決環(huán)需要平方或乘積運(yùn)算來完成鑒相功能，鑒相誤差信號(hào)中包含噪聲的平方項(xiàng)，因此導(dǎo)致噪聲惡化顯著。

2 輸入信號(hào)建模與仿真

2.1 工程實(shí)例需求

輸入信號(hào)中心頻率f0=70MHz，輸入數(shù)據(jù)為8bit量化后的數(shù)字信號(hào)。根據(jù)帶通采樣定理，對(duì)于某帶通信號(hào)，假設(shè)其中心頻率為f0，上、下邊帶的截止速率分別為fH=f0+B/2，fL=f0-B/2，B為所需處理的信號(hào)帶寬。對(duì)其進(jìn)行均勻采樣，滿足采樣值不失真地重建信號(hào)的充要條件為

(8)

式中，|fL/B|表示不大于|fL/B|的最大整數(shù)。采樣速率越高，采樣后的數(shù)字信號(hào)信噪比越高，綜合考慮硬件實(shí)現(xiàn)難度，采樣速率取fs=32MHz。

為克服解調(diào)端的相位翻轉(zhuǎn)問題，采用DPSK信號(hào)對(duì)判決反饋環(huán)的鎖相特性進(jìn)行測(cè)試。通常輸入信噪比大于8dB，才能滿足一定的解調(diào)誤碼率要求(理論上S/N0=8dB時(shí)，誤碼率為10-4)，因此，為了考慮一定的裕量，要求FPGA實(shí)現(xiàn)后的鎖相環(huán)輸入信噪比為S/N0>6dB時(shí)能正常鎖定，且要求鎖相環(huán)路不經(jīng)周期跳躍而快速捕獲鎖定，環(huán)路快捕帶ΔωL≥100kHz。

2.2 信號(hào)模型

在本實(shí)例中，信號(hào)調(diào)制選擇升余弦滾降濾波器作為成形濾波器，其傳遞函數(shù)為

(9)

式中，Ts為碼元周期且Ts=fs；α為濾波器滾降因子，取α=0.8，則濾波器的截止頻率為(1+α)fs/2=3.6MHz，由此可得中頻信號(hào)處理帶寬為B=7.2MHz。

根據(jù)DPSK信號(hào)的調(diào)制原理，首先將原始二進(jìn)制數(shù)據(jù)轉(zhuǎn)換成相對(duì)二進(jìn)制數(shù)據(jù)，然后對(duì)相對(duì)數(shù)據(jù)進(jìn)行成形濾波，濾波后的數(shù)據(jù)通過相乘器與載波信號(hào)相乘完成調(diào)制過程。接收端則需要通過下變頻，將射頻信號(hào)轉(zhuǎn)換成標(biāo)準(zhǔn)的70MHz中頻信號(hào)，最后經(jīng)過中頻濾波、A/D采樣后轉(zhuǎn)換為數(shù)字信號(hào)，送至FPGA處理。

圖3 FPGA工程測(cè)試信號(hào)產(chǎn)生流程

為了測(cè)試判決反饋環(huán)的抗噪聲性能，可依據(jù)圖3所示的流程在MATLAB中產(chǎn)生用于FPGA仿真測(cè)試的DPSK信號(hào)，其頻譜圖和時(shí)域波形如圖4。

圖4 信噪比為6dB的DPSK仿真信號(hào)

3 基于判決反饋環(huán)的載波恢復(fù)環(huán)路設(shè)計(jì)

3.1 環(huán)路性能參數(shù)設(shè)計(jì)

根據(jù)鎖相環(huán)路數(shù)字化的要求，環(huán)路自然頻率ωn與數(shù)據(jù)采樣周期Tn之間的關(guān)系為ωnTn≤1。自然頻率ωn與快捕帶ΔωL、阻尼系數(shù)ξ之間的關(guān)系為ωn=ΔωL/(2ξ)，而對(duì)于理想二階環(huán)路而言，阻尼系數(shù)ξ通常設(shè)為0.707，可以計(jì)算出當(dāng)ΔωL≥100kHz時(shí)，ωn≥444×103(rad/s)，顯然滿足ωnTn≤1的條件。

另一方面需要考慮環(huán)路的噪聲性能，通過非線性分析結(jié)果表明[9]，只有當(dāng)S/NL≥6dB時(shí)，環(huán)路才能正常鎖定。因此有環(huán)路自然角頻率的上限值

(10)

顯然，ωn的值越小，環(huán)路更容易在信噪比惡劣的條件下鎖定，且鎖定后的穩(wěn)態(tài)誤差越小，捕獲時(shí)間也越長(zhǎng)；ωn的值越大，則環(huán)路快捕帶越寬，捕獲越迅速[10]。為兼顧穩(wěn)態(tài)誤差及捕獲帶寬的需求，取ωn=2π×150×103(rad/s)=150kHz。

由于接收信號(hào)是8bit量化后的二進(jìn)制補(bǔ)碼數(shù)據(jù)，所以首先設(shè)定本地NCO輸出數(shù)據(jù)位寬與輸入數(shù)據(jù)位寬相同為8bit，則相乘后的Zs(t)有效數(shù)據(jù)位的位寬為15bit。根據(jù)判決反饋環(huán)系統(tǒng)模型，Zc(t)為1bit判決輸出的解調(diào)數(shù)據(jù)，vd(t)的位寬與Zs(t)相同，這樣環(huán)路濾波器處理不增加有效數(shù)據(jù)位寬，則環(huán)路濾波器輸出有效數(shù)據(jù)位寬Bloop=15。取NCO頻率字更新頻率Tdds為8個(gè)數(shù)據(jù)采樣周期，故可以計(jì)算出當(dāng)NCO頻率字位寬N=19時(shí)環(huán)路總增益

(11)

對(duì)于環(huán)路濾波器的系統(tǒng)函數(shù)而言，極點(diǎn)的值決定了濾波器幅頻響應(yīng)的峰值點(diǎn)位置，而零點(diǎn)的值決定了濾波器幅頻響應(yīng)的谷值點(diǎn)位置，當(dāng)ωnT≤1時(shí)，濾波器系數(shù)C1和C2為

(12)

由此可以得出系統(tǒng)函數(shù)的極點(diǎn)為0.9792±0.0204i，在單位圓內(nèi)，系統(tǒng)是穩(wěn)定的。但是，由于NCO頻率字位寬較小，此時(shí)NCO的頻率分辨率即頻率字調(diào)整步進(jìn)為Δf=61.0352Hz，這樣大的步進(jìn)值會(huì)使得環(huán)路鎖定后的穩(wěn)態(tài)誤差較大，嚴(yán)重影響環(huán)路的性能。

為了增加NCO的頻率分辨率，需要增加NCO頻率字的位寬。由于輸入信號(hào)位寬由前端A/D采樣決定，一般不做調(diào)整，一個(gè)可行的方案是通過增加NCO輸出的數(shù)據(jù)位寬來達(dá)到增加NCO頻率字位寬的目的。設(shè)置本地NCO核輸出最大數(shù)據(jù)位寬16bit[11]，則環(huán)路濾波器的有效數(shù)據(jù)位寬為23bit，NCO頻率字位寬N=27，環(huán)路總增益、環(huán)路濾波器系數(shù)即濾波器系統(tǒng)函數(shù)零極點(diǎn)保持不變，而此時(shí)NCO頻率分辨率為Δf=0.2384Hz，滿足設(shè)計(jì)要求。

3.2 積分判決模塊設(shè)計(jì)

積分判決模塊是判決反饋環(huán)中的核心功能部件，其主要完成同相支路的積分及抽樣判決功能，以及正交支路的時(shí)延處理，并完成同相支路解調(diào)數(shù)據(jù)與正交支路數(shù)據(jù)乘法運(yùn)算，產(chǎn)生vd(t)作為環(huán)路濾波器的輸出信號(hào)。

根據(jù)輸入信號(hào)產(chǎn)生模型，采樣頻率(與系統(tǒng)時(shí)鐘頻率相同)是基帶信號(hào)調(diào)制數(shù)據(jù)速率的8倍，當(dāng)位同步脈沖剛好與數(shù)據(jù)翻轉(zhuǎn)時(shí)刻對(duì)齊時(shí)，為了完成一個(gè)調(diào)制周期內(nèi)的積分運(yùn)算，需要進(jìn)行8個(gè)采樣數(shù)據(jù)的累加運(yùn)算，且可以保證積分運(yùn)算均在一個(gè)調(diào)制周期內(nèi)完成。然而一般而言，位同步環(huán)路與載波同步環(huán)路都是一個(gè)動(dòng)態(tài)的穩(wěn)定系統(tǒng)，環(huán)路鎖定后會(huì)存在一定的穩(wěn)態(tài)誤差。因此，為保證每次積分運(yùn)算在同一個(gè)碼元周期內(nèi)進(jìn)行，可以取碼同步脈沖后的第2～7(共6個(gè))采樣點(diǎn)的積分運(yùn)算，前后留一個(gè)采樣點(diǎn)的裕量，以增加環(huán)路穩(wěn)定性。根據(jù)差分信號(hào)的特性，同相積分?jǐn)?shù)據(jù)的符號(hào)位即為判決解調(diào)的結(jié)果，然后根據(jù)解調(diào)結(jié)果直接取正交支路數(shù)據(jù)或取反，作為環(huán)路濾波器的輸入信號(hào)。

3.3 位同步模塊設(shè)計(jì)

根據(jù)判決反饋環(huán)系統(tǒng)模型，在同相支路的積分及抽樣判決時(shí)，需要獲取位同步信息，以確保在同一碼元周期內(nèi)進(jìn)行積分運(yùn)算[12]。因此，需要一個(gè)位同步環(huán)與載波同步環(huán)相互配合構(gòu)成一個(gè)大的閉環(huán)控制系統(tǒng)。

采用一種超前-滯后型位同步環(huán)，其原理框圖如圖5所示，它主要由鑒相器、相位比較器、分頻器及雙相時(shí)鐘組成。

圖5 超前-滯后型位同步環(huán)原理

FPGA從基帶信號(hào)進(jìn)行微分及整流處理提取過0信息，檢測(cè)數(shù)據(jù)跳變沿的設(shè)計(jì)如圖6。由于采用二進(jìn)制補(bǔ)碼數(shù)據(jù)，可以直接取解調(diào)后基帶信息的符號(hào)位作為碼元的起始相位信息，形成攜帶有碼元起始相位信息的單bit數(shù)據(jù)流。將提取出的符號(hào)位送入觸發(fā)器進(jìn)行延時(shí)處理，其中觸發(fā)器的時(shí)鐘頻率遠(yuǎn)高于碼元數(shù)據(jù)速率，再將延時(shí)后的數(shù)據(jù)與提取的符號(hào)位進(jìn)行異或處理，即可在數(shù)據(jù)跳變沿輸出一個(gè)高電平脈沖(當(dāng)延時(shí)后的數(shù)據(jù)與當(dāng)前數(shù)據(jù)不同時(shí)，輸出高電平“1”，否則輸出“0”)。為提高輸出脈沖的穩(wěn)定性，使檢測(cè)出的跳變沿脈沖為規(guī)則的單個(gè)時(shí)鐘周期的高電平脈沖信號(hào)，在異或門之后增加一級(jí)觸發(fā)器。

圖6 基帶數(shù)據(jù)跳變沿檢測(cè)的設(shè)計(jì)

相位比較器通過比較位同步信號(hào)與過0提取信號(hào)的相位判斷位同步時(shí)鐘相比基準(zhǔn)時(shí)鐘是超前還是滯后。晶振雙相時(shí)鐘相位相差π，因此如果位同步時(shí)鐘相位超前，則扣除一個(gè)窄脈沖到或門，分頻器的輸出相位向后調(diào)整1/N個(gè)周期；相反地，若位同步時(shí)鐘相位滯后則分頻器輸出提前1/N個(gè)周期，如此反復(fù)調(diào)整最終實(shí)現(xiàn)位同步。

4 載波恢復(fù)環(huán)路的實(shí)現(xiàn)與仿真測(cè)試

載波恢復(fù)環(huán)路由2個(gè)乘法器模塊、積分判決模塊、環(huán)路濾波器模塊、頻率合成器模塊和位同步模塊組成，圖7為判決反饋環(huán)FPGA實(shí)現(xiàn)的頂層RTL圖。本實(shí)例選用Altera公司的Cyclone IV系列器件EP4CE15F17C8，Logic Elements(邏輯單元)使用3702個(gè)，占24%；Registers(寄存器)使用2371個(gè)，占15%；Memory Bits(存儲(chǔ)器)使用了2544位，占1%；Embedded Multiplier 9-bit Elements(9bit嵌入式硬件乘法器)使用2個(gè)，占1%；系統(tǒng)最高工作頻率93.14MHz，滿足工程實(shí)例需求的32MHz。

圖7 判決反饋環(huán)FPGA實(shí)現(xiàn)的頂層RTL圖

位同步的MODELSIM仿真結(jié)果如圖8，輸入信號(hào)din的相位跳變處即為碼元起始時(shí)刻，但由于環(huán)路中乘法器存在1個(gè)時(shí)鐘周期的延時(shí)，而位同步脈沖Codesync與輸入信號(hào)din的相位跳變處正好有一個(gè)周期時(shí)延，可以判定成功完成了位同步。

圖8 位同步的MODELSIM仿真圖

載波恢復(fù)的MODELSIM仿真結(jié)果如圖9，NCO輸出信號(hào)sine即為恢復(fù)的載波信號(hào)，df為調(diào)制的載波與恢復(fù)的載波的頻差?？梢娊?jīng)過一定時(shí)間頻差趨于0，判決反饋環(huán)路可以完成載波的跟蹤和鎖定，接下來使用MATLAB對(duì)NCO輸出信號(hào)及頻差進(jìn)行量化分析。

圖9 載波恢復(fù)的MODELSIM仿真圖

從仿真圖10中可以看出，信噪比為6dB時(shí)環(huán)路能夠正常捕獲并最終鎖定，鎖定時(shí)間為0.23ms，鎖定后頻率抖動(dòng)范圍約為220.8Hz，而當(dāng)信噪比衰減至-3dB時(shí)載波跟蹤效果變差，鎖定時(shí)間為0.27ms，鎖定后頻率抖動(dòng)范圍約為1014.7Hz?？梢娦旁氡仍降停东@時(shí)間越長(zhǎng)，且鎖定后頻率抖動(dòng)越大。

圖10 判決反饋環(huán)跟蹤性能仿真圖

圖11 信噪比6dB平方環(huán)和科斯塔斯環(huán)仿真圖

輸入信噪比為6dB的DPSK信號(hào)，環(huán)路自然頻率ωn，NCO的頻率字寬，環(huán)路濾波器的總增益K及環(huán)路濾波器系數(shù)C1和C2設(shè)置保持不變，依據(jù)文獻(xiàn)[13]和[14]的方法設(shè)計(jì)平方環(huán)和科斯塔斯環(huán)載波恢復(fù)環(huán)路，并進(jìn)行仿真測(cè)試。圖11中平方環(huán)的鎖定時(shí)間為0.56ms，鎖定后頻率抖動(dòng)范圍約為1938.6Hz；科斯塔斯環(huán)的鎖定時(shí)間為0.25ms，鎖定后頻率抖動(dòng)范圍約為2003.8Hz。與平方環(huán)及科斯塔斯環(huán)相比，判決反饋環(huán)穩(wěn)態(tài)誤差明顯減小，抗噪聲性能有顯著的提升。

在表1中列出了不同信噪比上述各類鎖相環(huán)的頻率抖動(dòng)范圍，可見實(shí)際頻率抖動(dòng)與1.2節(jié)的理論分析基本吻合，判決反饋環(huán)相比平方環(huán)和科斯塔斯環(huán)有更小的頻率抖動(dòng)，這意味著其有更好的抗噪性能。另外，平方環(huán)和科斯塔斯環(huán)的實(shí)際頻率抖動(dòng)相差不大，其同屬非面向判決環(huán)，若環(huán)路濾波器設(shè)計(jì)相同，則二者是等效的[15]。

表1 各類抑制載波的數(shù)字鎖相環(huán)頻率抖動(dòng)范圍比較

*注：面向判決環(huán)為判決反饋環(huán)；非面向判決環(huán)包括平方環(huán)和科斯塔斯環(huán)

5 結(jié)論

提出一種基于判決反饋環(huán)的數(shù)字化載波恢復(fù)的設(shè)計(jì)方法，重點(diǎn)在于環(huán)路參數(shù)和關(guān)鍵模塊的設(shè)計(jì)，并在FPGA芯片EP4CE15F17C8上進(jìn)行實(shí)現(xiàn)，在相同的輸入信號(hào)和環(huán)路參數(shù)設(shè)置的前提下，對(duì)判決反饋環(huán)、平方環(huán)和科斯塔斯環(huán)分別做了MODELSIM和MATLAB的聯(lián)合仿真測(cè)試。仿真結(jié)果表明，在允許的同步時(shí)間范圍內(nèi)，提出的判決反饋環(huán)的設(shè)計(jì)方法可以在不增加數(shù)字接收系統(tǒng)整體復(fù)雜度和鎖相環(huán)路捕獲時(shí)間的前提下，實(shí)時(shí)、準(zhǔn)確地完成載波恢復(fù)，相比非面向判決環(huán)有更小的跟蹤抖動(dòng)，顯著提升環(huán)路抗噪性能。