肖波，樊多盛，王文利，劉婭

（1.中國科學院 國家授時中心，西安710600；2.中國科學院 時間頻率基準重點實驗室，西安710600；3.中國科學院大學，北京100049）

0 引言

隨著科技的發(fā)展，在高速交通工具、深空探索、衛(wèi)星導航系統、武器精確打擊等多個領域要求時間同步的精度達到納秒級甚至更高。所謂時間同步，即以某一個信號為參考，通過調整另一個信號，使兩個信號保持同步[1]。精密相位微躍技術就是為滿足以原子鐘為頻率源的時頻系統間的時間同步需求發(fā)展起來的。以頻率源輸出的頻率信號為參考，產生系統時間頻率信號，通過高精度比對獲得系統間的時間偏差，然后利用相位微躍技術對其中一個系統的信號的頻率或相位進行微調，在不改變原子鐘輸出信號特性的前提下，實現系統間時間頻率信號的高精度同步[2-4]。

本文圍繞精密相位微躍方法及高精度1 PPS信號的產生原理展開研究，緊密結合實際需求進行了理論分析和工程實踐，提出了一種高精度相位微躍秒脈沖信號發(fā)生器的研制方法，以外部頻率為10 MHz的正弦信號作為參考輸入，利用直接數字頻率合成技術（DDS）和可編程邏輯器件（CPLD），實現了對秒脈沖信號相位的精密調節(jié)。

1 工作原理

本文所指的高精度相位微躍1 PPS信號，主要是指對1 PPS信號在1 s周期內以500 ps的步進量進行偏移。目前能實現信號高精度相位微躍的方法有很多，如基于DDS的相位微躍技術和基于CPLD的脈沖信號合成及相位偏移技術等[5]。

DDS芯片內部集成有相位偏置寄存器，通過改變相位控制字的值可以實現DDS合成信號的相位偏移。在相位控制字位數不變的情況下，DDS合成信號的頻率越大，則周期越小，DDS所能偏移的時間間隔步進量越小，相位偏移的分辨率越高[6]。但DDS技術只能對合成的信號在單個周期內進行相位偏移，對于整周期的相位偏移會產生相位超前滯后的誤判。同時DDS技術為了實現高精度的相位偏移，不能合成秒脈沖信號。

CPLD技術通過計數原理來合成1 PPS信號，同時對外部輸入的參考脈沖信號進行計數延遲處理，可以對合成的1 PPS信號進行相位偏移[6]。對于以10 MHz的標準頻率信號作外部參考源，CPLD產生的秒脈沖信號的相位偏移分辨率理論上僅能達到0.1μs。CPLD外部輸入的參考信號頻率越高，其可實現相位偏移分辨率越高。要使相位偏移的分辨率達到1 ns甚至更高，則輸入的參考信號頻率要達到1 GHz以上，不適用于典型輸出頻率為5，10，100 MHz的頻率源作外部參考。

綜合考慮以上兩種相位偏移技術的特點，本文研制高精度相位微躍1PPS信號發(fā)生器，以頻率為10 MHz標準信號作為外部參考，結合CPLD的相位粗調（對參考信號進行整數周期時間長度的相位偏移）和DDS的相位細調技術（對DDS所合成的信號進行小數倍周期時間長度的相位偏移），既能滿足以標準頻率信號作為外部參考輸入，又能實現對秒脈沖信號相位的精密調節(jié)。

1.1 基于DDS技術的相位偏移原理

直接頻率合成技術（DDS）從相位的角度出發(fā)直接進行信號合成，具有分辨率高，信號轉換速度快，相位噪聲低等特點。DDS工作原理框圖如圖1所示。其主要由系統時鐘模塊、相位累加器、相位加法器、相位幅度轉換器、D/A轉換器組成。其中系統時鐘模塊以外部輸入的頻率為10 MHz的信號為參考，為DDS內部的各個部件提供統一的工作時鐘CLKf；N位字長的相位累加器以系統時鐘CLKf為取樣間隔，根據設定的頻率控制字FTW對相位進行線性累加；相位加法器將累加器產生的相位值與設定M位的相位控制字（frequency control word，PTW）相加，以此來實現對輸出信號的相位偏移[7]。

圖1 DDS工作原理框圖

由DDS的工作原理可知，DDS合成的信號頻率與頻率控制字FTW有關，其關系表達式為

式（1）中：fout表示輸出信號的頻率，RFTW表示頻率控制字，fCLK表示DDS內部工作的系統時鐘。FTW參數的選擇，關系到DDS的小數和整數分頻，通?？梢愿鶕玫降妮敵鲱l率值去逆推FTW的值[8]?？紤]到DDS本身的截斷誤差對輸出信號頻譜雜散的影響，FTW取值一般為2的冪次方[9-11]。

如圖2所示為DDS相位偏移的示意圖。圖中圓周的弧度對應著一個信號的相位周期2π，將圓周分

圖2 DDS相位偏移示意圖

成2M等份，則每一份表示DDS相位偏移的最小步進量（即相位偏移的分辨率），其表達式為

通過設置M位的相位控制字PTW的大小，可以對生成信號進行相位偏移[12]。生成信號的相位偏移量表達式為

對于輸出頻率fout不同的信號，時間周期Tout（Tout=1fout）相同。即使在具有相同的相位偏移量情況下，其時間的偏移量也不相同。因此可以根據式（4）將相位的偏移轉換為時間的偏移，時間偏移的分辨率表達式為

生成信號的時間偏移量表達式為

由式（5）可知，信號的高精度的時間偏移不僅與相位累加器的字長M有關，還與合成信號的頻率大小有關。為了滿足高精度時間偏移的要求，應綜合考慮字長M與信號頻率的取值。常見DDS的相位累加器字長M一般可以達到14位，對于頻率為100 kHz的信號，則其時間步進量（分辨率）理論上可以達到0.6 ns。因此可以采用DDS技術來合成信號并對其進行高精度相位偏移，以此達到相位細調的目的。

1.2 基于CPLD的脈沖信號合成及相位偏移原理

基于CPLD的脈沖信號合成及相位偏移原理如圖3所示。其中計數器1用來合成1 PPS信號，計數器2用來確定要偏移的時間間隔。

圖3 基于CPLD技術的脈沖信號合成及相位偏移原理框圖

1 PPS信號的合成和相位偏移采用CPLD中的兩個預置計數器分別對輸入的參考信號通過周期計數的方式實現分頻和相位延遲。在1 PPS信號產生之前的初始化階段，需先給兩個計數器設置預置數，其中計數器1中的預置基數表示分頻系數，計數器2中的預置數表示相位延遲的周期數[13-15]。

圖4所示為1 PPS信號合成及相位粗調波形示意圖。在信號移相之前，CPLD根據計數器1中預置數對參考信號進行周期計數，以此實現分頻，產生1 PPS信號[16]。若要實現相位偏移功能，則需首先使CPLD根據計數器2中預置數的值對參考信號進行周期計數，當達到設定的延遲時間后，啟動計數器1進行1 PPS信號的合成[17]。

圖4 脈沖信號合成及相位粗調波形示意圖

2 1 PPS信號發(fā)生器總體設計

高精度相位微躍秒脈沖信號發(fā)生器主要分為相位細調和粗調兩個部分來實現1PPS信號的精密移相。其中相位細調部分通過改變DDS的相位控制字來實現，工作流程如下：首先外部輸入頻率為10 MHz的參考信號作為DDS的系統工作時鐘，由單片機驅動控制DDS，設置合適的頻率控制字，使DDS輸出一個特定頻率fout的中間信號，DDS輸出信號頻率的大小取決于系統設計所要求偏移的最小時間間隔；然后DDS輸出的中間信號經過放大后再由低通濾波器進行平滑處理形成正弦波形，再經由整形電路轉換成方波作為CPLD的參考輸入信號；最后計算機通過RS232接口將相位偏移數據發(fā)送給單片機，單片機根據接收到的相位偏移數據來判斷相位偏移的粗調量和細調量，通過串口通信的方式把粗調值發(fā)送給CPLD，通過設置CPLD內部計數器1、計數器2的基數值，使CPLD合成1 PPS信號并對其進行相位粗調。同時單片機將細調值轉換成相位控制字，使DDS實現相位細調。系統結構框圖如圖5所示。

圖5 系統結構框圖

本文研制的秒脈沖信號發(fā)生器要求移相精度達到0.5 ns，由式（5）可知，DDS輸出中間信號的周期最大值或頻率最小值應滿足：

對于外部輸入頻率為10 MHz的參考信號，為了避免DDS截斷誤差對輸出信號頻譜雜散的影響，綜合考慮整個電路系統的可行性，選取頻率控制字RFTW=244，DDS輸出信號頻率fout或周期Tout的大小可設定為：

當fout=625 kHz 時，fout＞fmin，時間偏移的最小間隔理論上可達到ΔTres=98 ps，因此可以利用具有14位相位控制字的DDS芯片實現。整個DDS電路系統可實現0.5ns～1.6μs范圍的相位偏移，步進為0.5 ns。對于1.6μs以上的時間偏移，則可以分為1.6μs的整數周期時間長度的偏移和小于單個周期時間長度范圍內的偏移兩部分來進行。首先1.6μs的整數周期時間偏移由CPLD的粗調來實現，然后小于單個周期時間長度范圍內的偏移由DDS的細調來實現。

2.1 系統硬件組成

該系統選用的是ARM單片機，型號為STM32F103ZET6。該單片機采用Cortex-M3內核，IO控制端口數量多，同時具有多個串口通信端口，電源供電為3.3 V。IO輸出電平與CPLD、DDS的控制端口電平保持一致[18]。

DDS器件選用AD公司生產研制的AD9854芯片。AD9854具有48位頻率控制字和14位相位控制字（即N=48，M=14），具有較高的頻率分辨率和相位分辨率。AD9854內部集成有高速比較器，DA輸出性能良好，具有極好的動態(tài)特性：80 dBSFDR@100 MHz（±1 MHz）模擬輸出[19-20]。

低通濾波電路采用的是7階LC巴特沃斯無源低通濾波器[21]，其電路結構和傳輸特性分別如圖6、圖7所示。圖6所示的巴特沃斯無源低通濾波輸入輸出阻抗均為50Ω，圖7所表示的濾波器傳輸特性，其-3 dB截止頻率點約為880 kHz。在設計制作低通濾波電路的過程中，應該考慮PCB引線和過孔的寄生參數對電路的影響，使濾波電路達到理想特性[22]。

圖6 LC巴特沃斯低通濾波器電路結構

圖7 LC低通濾波器傳輸特性

CPLD器件選用的是Altera公司MAXII系列EPM1270T144C5N，該芯片功耗低、性能穩(wěn)定。由于CPLD是對DDS產生的頻率為625 kHz（周期為1.6μs）經整形后的方波信號進行計數，當CPLD內部計數器1計數到624 999時，CPLD的計數器1輸出一個秒脈沖信號，改變CPLD中計數器2的基數值，可以對計數器1產生的1 PPS信號進行1.6μs時間長度的整數倍延遲。

2.2 系統軟件設計

系統軟件由STM32單片機程序和CPLD程序兩部分組成。STM32單片機作為系統主控芯片，系統初始化后寫入頻率控制字，控制DDS合成信號，同時通過串口接收來自計算機的相位偏移值，對相位偏移值進行分析處理后換算成1.6μs的整數倍和1.6μs時間內兩部分。首先通過單片機的串口將1.6μs的整數倍值發(fā)送給CPLD并賦值給計數器2的基數值Q，通過判斷基數值Q是否為0來確定是否進行相位粗調。若Q≠0，則由計數器2進行周期計數延遲后再由計數器1合成秒脈沖信號；若Q=0，則計數器2不工作，直接由計數器1合成秒脈沖信號[23]。對于小于1.6μs時間內的相位偏移，可通過轉換成相位控制字來驅動DDS進行相位偏移。軟件流程圖如圖8所示。

圖8 軟件設計流程圖

3 實驗分析

實驗測試的目的主要是驗證所研制系統輸出1 PPS信號的抖動（jitter）性能和相位偏移分辨率。通過設計1 PPS信號抖動性能測試實驗及其相位偏移測試實驗，對所研制的設備的工作性能進行評估。

3.1 1 PPS信號抖動性能測試

在秒脈沖信號抖動性能測試實驗中，使用的是中國科學院國家授時中心UTC（NTSC）的主鐘10 MHz信號作為參考，經頻率分配放大器輸出多路信號，一路作為相位微躍1 PPS信號發(fā)生器的參考輸入。另一路作為時間間隔計數器SR620的外部參考時鐘。使用時間間隔計數器SR620，以UTC（NTSC）主鐘的1 PPS信號為參考，測量相位微躍1 PPS信號發(fā)生器輸出1 PPS信號與參考1 PPS的時差，以此來評估產生的1 PPS信號的抖動性能。測試框圖如圖9所示。

圖9 1 PPS信號測試框圖

使用SR620計數器每秒測一個數據，測量時間持續(xù)24 h，總共采樣86 400個數據。對所采樣的數據進行分析和歸一化處理，得到測試結果如圖10所示。

圖10 1 PPS信號時間間隔波動圖

由采樣數據計算得到該相位微躍1 PPS信號發(fā)生器產生的1 PPS信號與參考1 PPS信號的相位偏差的標準差為95.8 ps。

3.2 1 PPS信號相位偏移測試

在秒脈沖信號相位偏移的測試實驗中，測試實驗框圖與圖9相同，使用SR620計數器持續(xù)測試，測試過程中發(fā)送步進量為500 ps的相位偏移命令給單片機，使相位微躍秒脈沖信號發(fā)生器輸出的1 PPS信號產生500 ps的相位偏移。對測量數據進行分析和歸一化處理后，得到如圖11所示的3組時間間隔為500 ps的相位偏移圖。

圖11 時間間隔為500 ps的相位偏移圖

圖11中的水平直線表示相位偏移前后1PSS信號的時差均值，本文用相位偏移前后的時差均值差判斷1 PPS信號的相位偏移的分辨率。圖11所示的3次相位偏移后均值差分別約為522，554和474 ps，與實際調偏量500 ps的偏差分別是22，54和-26 ps，存在偏差的主要原因是相位微躍秒脈沖信號發(fā)生器輸出的秒脈沖信號存在隨機起伏，如圖10所示，24 h時差的標準差為95.8 ps。該相位微躍秒脈沖信號發(fā)生器可以在±50 ps的誤差范圍內實現500 ps的相位偏移。

4 結語

文章對相位微躍秒脈沖信號發(fā)生器的工作原理進行了詳細闡述，并給出了硬件和軟件設計方法。實驗結果表明，信號發(fā)生器合成的1 PPS與參考1 PPS信號時差的標準差為95.8 ps，相位偏移分辨率為500 ps。信號發(fā)生器集1 PPS信號合成和相位微躍于一體，解決了時間同步過程中高精度相位偏移的問題。本文研制的高精度相位微躍1 PPS信號發(fā)生器采用直接數字頻率合成技術和CPLD數字分頻技術，設計簡潔明了。它既可以用于合成高穩(wěn)定度的1 PPS信號，又能對秒脈沖信號進行高精度的相位微躍。