一種消除電秒表市電頻率準確度引入測量誤差的電路設(shè)計

常力文 尹杰 薛凱 白旭升

摘 要：針對電秒表檢定時市電頻率不準確度帶來的測量誤差問題，設(shè)計了一種消除測量誤差的電路模塊。該模塊采用大規(guī)模數(shù)字集成電路完成時基信號的倍頻，可以快速的跟蹤市電頻率信號，具有高精度、高穩(wěn)定度的特點。最終根據(jù)JJG601-2003《時間檢定儀檢定規(guī)程》對使用該模塊電路的指針式電秒表檢定儀器技術(shù)指標進行檢定，結(jié)果表明該電路設(shè)計滿足檢定需求，并且提高了指針式電秒表檢定的計量特性。

關(guān)鍵詞：測量誤差;集成電路;高精度;指針式電秒表

0.引言

指針式電秒表是以市電驅(qū)動度盤，進而進行測量的一類時間間隔測量儀器。由于指針式電秒表內(nèi)部時間基準信號與市電頻率有關(guān)，雖然市電頻率的波動范圍很小，但是對于測量精度可以達到1ms的指針式電秒表來講，卻不是可以忽略的影響。

現(xiàn)目前解決市電頻率準確度引入誤差最有效的方法是同頻率源法。也就是在檢測指針式電秒表時，檢定儀器使用的時基信號也必須由市電頻率產(chǎn)生，以此來消除市電頻率不準確度帶來的影響。因此指針式電秒表的檢定需要引入市電頻率作為時基信號，并且指針式電秒表的分辨力可以到0.001s，所以作為時基信號的方波至少要達到0.1ms。于是需要對50hz的市電頻率信號倍頻。傳統(tǒng)的倍頻方式是利用鎖相環(huán)電路和可編程的邏輯器件形成倍頻信號，其電路調(diào)試復(fù)雜，倍頻精度不高，且倍頻范圍有限。本設(shè)計利用大規(guī)模集成電路FPGA來設(shè)計數(shù)字倍頻電路模塊，不僅優(yōu)化了電路結(jié)構(gòu)，而且還提高了指針式電秒表檢定的計量特性。

1.方法介紹

同頻率源法總體結(jié)構(gòu)，具體可分為降壓變壓器模塊，整形電路模塊，倍頻電路模塊，以及相關(guān)測量模塊構(gòu)成。其中數(shù)字電路設(shè)計部分主要由現(xiàn)場可編程門陣列（FPGA）完成;模擬電路部分主要由降壓變壓器，穩(wěn)壓電路，整形電路，開關(guān)電路完成。

2.電路模塊具體實現(xiàn)

2.1模擬電路部分具體實現(xiàn)

模擬電路部分主要作用是將市電頻率信號引入FPGA中。首先，接入市電頻率信號（±220V，50hz），通過ZMPT101B降壓變壓器，降壓比為110：1，輸出信號為降壓后的頻率信號（±2V，50hz）;然后，由于FPGA引腳電平為TTL電平，所以需要將降壓變壓器輸出的信號再接入波形整形電路（主要由LT1715構(gòu)成的比較器電路）輸出信號為（3.3v，50hz）頻率信號;最后，將該整形過后的頻率信號作為FPGA的輸入信號，完成時基信號的引入。

2.2數(shù)字倍頻器的設(shè)計

傳統(tǒng)的數(shù)字倍頻器模型，存在測周期計數(shù)器帶來的誤差，與除法器帶來的截斷誤差。測周期計數(shù)器帶來的誤差主要是存在±1個字的量化誤差，可以通過提高測周期計數(shù)器系統(tǒng)時鐘頻率來減小其誤差值。除法器帶來的誤差，主要是因為當測周期計數(shù)值C與倍頻系數(shù)N相除時，如果能整除，即實現(xiàn)了F_OUT=N×F_in的倍頻功能;但如果不能整除， ? ? ? 在分頻

器進行分頻時只取了整數(shù)部分，舍去了余數(shù)部分，產(chǎn)生了誤差。為了解決這一誤差，本設(shè)計采用具有自補償功能的數(shù)字倍頻器，其具體原理圖可由圖2-1表示。

數(shù)字倍頻器的具體實現(xiàn)用verilog硬件電路描述語言實現(xiàn)，采用模塊化的設(shè)計思路，具體可分為四個模塊進行實現(xiàn)。測周期計數(shù)器模塊主要作用是將輸入的市電頻率50hz信號，通過系統(tǒng)時鐘周期進行計數(shù)，然后將計數(shù)結(jié)果送到除法器作為被除數(shù)，倍頻系數(shù)N作為除數(shù)，經(jīng)過除法器后得到的商和余數(shù)，分別進入輸出脈沖調(diào)節(jié)器模塊，根據(jù)余數(shù)補償原理，對其最終輸出的分頻系數(shù)D1做調(diào)整，最后將分頻系數(shù)送入到分頻器模塊，最終輸出信號Clk_out即為倍頻后的信號。

為了驗證該電路的正確性，對其進行仿真實驗，圖2-2為數(shù)字倍頻器仿真結(jié)果，在這里輸入信號是波動的50hz市電頻率信號，經(jīng)過測周期計數(shù)器（系統(tǒng)時鐘是10mhz），得出測周期計數(shù)器計數(shù)值C為200200，倍頻系數(shù)N為400，經(jīng)過除法器后得出商為500，余數(shù)為200，最終將系統(tǒng)時鐘進行500倍倍頻，200的余數(shù)補償，最終可以看出輸出倍頻時鐘信號周期為50100ns，該時鐘信號為成功補償后的信號。

3.測量結(jié)果分析

最后對使用新型的基于FPGA的數(shù)字倍頻器的電秒表檢定模塊進行檢定，輸出時間間隔測量結(jié)果如表3-1所示。

從結(jié)果中可以看到，使用數(shù)字倍頻器模塊的檢定儀測試結(jié)果滿足JJG601-2003《時間檢定儀檢定規(guī)程》規(guī)定的最大允許誤差范圍，具有實際的工程應(yīng)用價 值，從側(cè)面證明了本電路設(shè)計，不久優(yōu)化了電路結(jié)構(gòu)，提升了計量特性，還縮短了開發(fā)周期，節(jié)約了開發(fā)成本。

參考文獻：

[1]馬鳳鳴. 時間頻率計量[M].北京：中國計量出版社， 2009.

[2]全國時間頻率計量委員會. JJG601-2003 時間檢定儀檢定規(guī)程[S]. 北京：中國計量出版社， 2010.

[3]林霄舸. 一種低頻高精度全數(shù)字化倍頻器[J].哈爾濱工業(yè)大學(xué)學(xué)報， 1995;27（3）：109-113.

[4]秦同， 李諾， 金月紅. 關(guān)于消除電秒表頻率準確度引入誤差測量方法研究[J]. 現(xiàn)代測量與實驗室管理，2015.

[5]宣貫. 數(shù)字倍頻器的FPGA實現(xiàn)[D].成都：電子科技大學(xué)，2014.