摘 要：數(shù)字信號(hào)處理技術(shù)可以被應(yīng)用在通信、圖像、音頻、數(shù)據(jù)傳輸、數(shù)控等各個(gè)領(lǐng)域，與人們的生活息息相關(guān)。近年來，我國科技高速發(fā)展，數(shù)字信號(hào)處理領(lǐng)域也有了一定的突破，F(xiàn)PGA技術(shù)有了一定的研究成果，在數(shù)字信號(hào)處理領(lǐng)域中得到了廣泛的應(yīng)用，本文對(duì)數(shù)字信號(hào)處理的FPGA實(shí)現(xiàn)進(jìn)行了一定的探究。

關(guān)鍵詞：數(shù)字信號(hào)處理;FPGA;可編程門陣列

引言：我國已經(jīng)進(jìn)入了互聯(lián)網(wǎng)時(shí)代，各個(gè)企業(yè)也開始逐漸向數(shù)字化、網(wǎng)絡(luò)化轉(zhuǎn)型，企業(yè)的工作已經(jīng)離不開各種軟件程序，編程技術(shù)和程序技術(shù)人員越來越受到重視，F(xiàn)PGA是一種可編程門陣列，能夠提高程序運(yùn)行的效率和精度，在通信、信息識(shí)別、語音識(shí)別等數(shù)字信號(hào)處理技術(shù)中擁有廣闊的應(yīng)用空間。

1. FPGA簡述和結(jié)構(gòu)

FPGA被稱為可編程邏輯陣列器件，是在PAL、GAL、CPLD等可編程器件基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。FPGA通過編程可以把一個(gè)通用的FPGA芯片配置成客戶所需求的數(shù)字電路。FPGA是專用集成電路中的一種半定制電路，在彌補(bǔ)了定制電路不足的同時(shí)，又克服了原有可編程器電路數(shù)量有限的缺點(diǎn)。FPGA主要由可編程輸入單元、編程邏輯單元、嵌入式塊RAM所構(gòu)成?？删幊梯斎雴卧峭饨悠骷_和內(nèi)部邏輯陣列之間的連接，主要由輸入觸發(fā)器、緩沖器和輸出觸發(fā)器、緩沖器組成。可編程邏輯單元是FPGA的主體結(jié)構(gòu)，是實(shí)現(xiàn)邏輯功能的主體，主要由觸發(fā)器和查找表組合而成。嵌入式塊RAM擁有單雙接口，能擴(kuò)展FPGA的應(yīng)用范圍和靈活性。

2.用FPGA實(shí)現(xiàn)數(shù)字信號(hào)處理的特點(diǎn)

FPGA由于其兼容性、穩(wěn)定性、成本低等特點(diǎn)，在數(shù)字信號(hào)處理領(lǐng)域有著廣泛的應(yīng)用空間。數(shù)字信號(hào)處理領(lǐng)域中應(yīng)用FPGA后，其數(shù)據(jù)運(yùn)算和數(shù)據(jù)處理速度得到了顯著的提升。FPGA是可以由用戶編程，來實(shí)現(xiàn)所需邏輯功能的數(shù)字集成電路，可以實(shí)現(xiàn)布爾表達(dá)式、寄存器函數(shù)等功能。FPGA擁有串行、并行兩種工作方式，集成度很高，用FPGA設(shè)計(jì)數(shù)字電路，可以精簡數(shù)字處理程序的結(jié)構(gòu)，減小數(shù)據(jù)規(guī)模，降低能源的消耗，提高程序的穩(wěn)定性。與當(dāng)前的ASIC電路相比，F(xiàn)PGA設(shè)計(jì)周期更段，程序更改也更加方便。因此，F(xiàn)PGA在實(shí)時(shí)測控、信息傳遞、數(shù)字信號(hào)處理等方面有巨大的應(yīng)用前景，對(duì)其進(jìn)行深入研究具有重要的意義。

3.用 FPGA 實(shí)現(xiàn)數(shù)字信號(hào)處理算法

3.1數(shù)字信號(hào)處理的系統(tǒng)結(jié)構(gòu)的實(shí)現(xiàn)方法

數(shù)字信號(hào)處理需要用同一代碼對(duì)大量數(shù)據(jù)進(jìn)行重復(fù)執(zhí)行，每組重復(fù)的代碼稱為一次迭代，具有單一指令、多重?cái)?shù)據(jù)的特性，需要巨大的數(shù)據(jù)吞吐量和實(shí)時(shí)計(jì)算量。在數(shù)字信號(hào)系統(tǒng)中，輸入信號(hào)會(huì)持續(xù)的被處理，每一次迭代都會(huì)給出相同的輸出，輸入信號(hào)的處理并不會(huì)在輸出結(jié)果時(shí)停止，兩者是同時(shí)運(yùn)行的。實(shí)時(shí)DSP系統(tǒng)要求處理器速度滿足應(yīng)有的抽樣率，語音、聲納等應(yīng)用場景中，系統(tǒng)抽樣率較低，DSP系統(tǒng)的處理速度也相應(yīng)降低。數(shù)控、圖像等應(yīng)用場景中，系統(tǒng)的抽樣率較高，對(duì)DSP系統(tǒng)的處理能力也相應(yīng)提高。由此可見，高效、實(shí)時(shí)是當(dāng)代信號(hào)處理技術(shù)的顯著特點(diǎn)。常見的信號(hào)處理系統(tǒng)結(jié)構(gòu)有四種，都應(yīng)用了FPGA技術(shù)，包括流水線處理、并行處理、陣列結(jié)構(gòu)、RISC結(jié)構(gòu)。

當(dāng)算法具有一定的遞歸性、數(shù)據(jù)規(guī)整，并在局部傳輸時(shí)，采用流水線處理會(huì)有很好的效果，能提高數(shù)據(jù)在網(wǎng)絡(luò)中的通過率[1]。但實(shí)際流水線結(jié)構(gòu)存在流水級(jí)間的“瓶頸”問題，不能處理復(fù)數(shù)遞歸性運(yùn)算。應(yīng)用FPGA后，信號(hào)處理系統(tǒng)可以采用兼容處理的方式，同時(shí)能處理復(fù)數(shù)的遞歸性算法，提高了處理器的兼容程性和運(yùn)算效率。并行算法是提高信號(hào)處理系統(tǒng)運(yùn)算效率和運(yùn)算量的最有效方法。并行處理具有同時(shí)性，系統(tǒng)可以在同一時(shí)刻處理一個(gè)或多個(gè)的時(shí)間，復(fù)數(shù)硬件程序同時(shí)工作，并行處理結(jié)構(gòu)極大的提高了信號(hào)處理系統(tǒng)的數(shù)據(jù)吞吐量和數(shù)據(jù)處理能力。但是這種并行處理對(duì)系統(tǒng)的負(fù)擔(dān)較大，而且處理速度較慢，無法達(dá)到其真正的效果。FPGA的應(yīng)用有效的提高了信號(hào)處理系統(tǒng)的數(shù)據(jù)處理能力和數(shù)據(jù)流通速度，并通過精簡系統(tǒng)結(jié)構(gòu)，減少數(shù)據(jù)流通步驟，減輕了系統(tǒng)負(fù)擔(dān)，延長了使用壽命。陣列結(jié)構(gòu)是最近研制出的一種數(shù)據(jù)處理，模型，擁有一定的實(shí)用性，已經(jīng)到了可以投入實(shí)用的階段。陣列處理采用并行與流水結(jié)合的方式，最大限度的應(yīng)用了VLSI技術(shù)，非常適合處理數(shù)據(jù)量大、數(shù)據(jù)規(guī)整、具有局域特性的信號(hào)處理任務(wù)[2]。陣列處理中運(yùn)用了大量的FPGA技術(shù)，精簡了復(fù)雜的系統(tǒng)結(jié)構(gòu)，使流水和并行的能力得以實(shí)現(xiàn)。

3.2基于 FPGA 的 FFT 算法實(shí)現(xiàn)

數(shù)字信號(hào)處理有很多種實(shí)現(xiàn)方法，信號(hào)處理領(lǐng)域?qū)?shù)據(jù)處理速度的要求非常高，當(dāng)前通用的單片機(jī)或DSP系統(tǒng)數(shù)據(jù)處理速度較慢，難以與快速的數(shù)據(jù)輸入器件所匹配，已經(jīng)無法滿足現(xiàn)在信號(hào)處理領(lǐng)域的要求。設(shè)計(jì)人員可以根據(jù)FPGA中可編程邏輯器件的特點(diǎn)，編輯高速的信號(hào)處理算法，并且單個(gè)FPGA器件就能得到期望的性能。DFT及FFT算法是信號(hào)處理領(lǐng)域的核心，設(shè)計(jì)人員可以基于FPGA技術(shù)實(shí)現(xiàn)FFT算法蝶形處理單元，將高速輸入性能模塊化內(nèi)置于單元中，在編程時(shí)可以用DSP模塊生成乘法器，以多個(gè)蝶形單元來進(jìn)行FFT運(yùn)算，并通過不斷循環(huán)DSP模塊，可以實(shí)現(xiàn)FFT并行化運(yùn)算，使其擁有強(qiáng)大的內(nèi)核性能和大存儲(chǔ)寬帶，數(shù)據(jù)處理能力是通用DSP系統(tǒng)的十倍左右。FPGA的應(yīng)用，極大的提高了信號(hào)處理領(lǐng)域的數(shù)據(jù)處理速度。

3.3 用FPGA來實(shí)現(xiàn)相關(guān)運(yùn)算

相關(guān)運(yùn)算是數(shù)字信號(hào)的基本方法，實(shí)現(xiàn)相關(guān)運(yùn)算的方法有時(shí)域和頻域兩種，時(shí)域相關(guān)處理對(duì)系統(tǒng)的性能要求較高，通過查表或者累加的形式實(shí)現(xiàn)運(yùn)算，查表與點(diǎn)數(shù)沒有關(guān)系，缺點(diǎn)是占用大量運(yùn)算空間。累加方式可以應(yīng)用FPGA，實(shí)現(xiàn)多個(gè)累加單元并行運(yùn)算。頻域相關(guān)運(yùn)算對(duì)系統(tǒng)性能要求較低，實(shí)現(xiàn)簡單、實(shí)用性強(qiáng)，但是與點(diǎn)數(shù)有較強(qiáng)的聯(lián)系，當(dāng)點(diǎn)數(shù)較大時(shí)，頻域相關(guān)運(yùn)算量將會(huì)非常龐大，處理速度慢，難以滿足實(shí)時(shí)性的要求。頻域相關(guān)運(yùn)算也可應(yīng)用FPGA，精簡運(yùn)算架構(gòu)，減少運(yùn)算量。

結(jié) 論

近年來，我國數(shù)字信號(hào)技術(shù)有了高速發(fā)展，在通信、視頻、音頻、數(shù)控等領(lǐng)域得到了廣泛的應(yīng)用，極大的改變了人們的生活方式。數(shù)字信號(hào)技術(shù)需要兼顧數(shù)據(jù)吞吐量和數(shù)據(jù)處理速度，F(xiàn)PGA作為一種半定制電路，可以兼容單行與并行、精簡系統(tǒng)架構(gòu)，靈活度高，在數(shù)字信號(hào)領(lǐng)域中起著極為重要的作用。

參考文獻(xiàn)

[1] 李聰，向新，王瑞，孫曄.基于FPGA的數(shù)字信號(hào)處理模塊設(shè)計(jì)與實(shí)現(xiàn)[J].計(jì)算機(jī)工程與設(shè)計(jì)，2020，41（06）：1586-1591.

[2] 何雙宗. 基于多核DSP的可重構(gòu)數(shù)字信號(hào)處理系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)[D].天津工業(yè)大學(xué)，2019.

作者簡介：姓名：鄭維海（1991.11—）;性別：男，民族：漢，籍貫：貴州安正人，學(xué)歷：本科;現(xiàn)有職稱：助理工程師;研究方向：數(shù)字信號(hào)處理。