超寬帶微封裝頻率合成器的設計

王文凱

(西南電子技術研究所，四川 成都 610036)

0 引言

頻率合成器是超外差體制通信偵察系統(tǒng)中必不可少的重要組成部分，其主要實現以下兩方面功能：一為混頻時提供混頻器所需的寬帶本振信號；另外為在系統(tǒng)測向功能前多通道校準時，利用標校源產生的寬帶標校信號對通道幅度與相位提供校準信號，以實現精準測向[1]。超寬帶、小型化、輕量化頻率合成器在現在通信偵察系統(tǒng)，尤其是便攜式通察系統(tǒng)中必不可少，得到了廣泛應用并對其提出了更高的要求[2-3]。在通常超寬帶頻率合成器設計方案中，通過多次混頻以達到頻率擴展的實現方案得到了廣泛應用，但該方案由于使用混頻器、濾波器和多級本振使功耗增加、體積增大、重量無法降低，不適用于便攜式系統(tǒng)中。故本文提出一種單環(huán)模式，通過鎖定高頻寬帶壓控振蕩器后，通過可編程分頻器實現頻率擴展，采用先進的3D 微封裝技術，最終實現超寬帶微封小型化頻率合成器的設計[4-5]。

1 設計原理

1.1 單環(huán)PLL 設計原理

基本的單環(huán)頻率合成器(PLL)由鑒相器(PD)、環(huán)路濾波器(LF)、壓控振蕩器(VCO)和反饋可變分頻器(需要時)四部分組成，單環(huán)頻率合成器基本原理框圖如圖1 所示[6]。其中可變分頻器通常集成在鑒相器芯片中，可通過程序根據需要控制其分頻比，但如果壓控振蕩器反饋頻率高于鑒相器最高工作頻率時，需要外置固定分頻器使反饋頻率滿足所選鑒相器最高工作頻率，以使鑒相器正常工作。PLL 系統(tǒng)為一個負反饋控制系統(tǒng)。

圖1 單環(huán)PLL 原理框圖

PLL 的帶內相位噪聲計算公式如下：

其中，PNfloor為PLL 最終輸出相位噪聲；FloorFOM為鑒相器歸一化噪底；fpd為鑒相頻率，單位為Hz；N=fvco/fpd為分頻比；fvco為VCO 輸出頻率[6-7]。

1.2 多環(huán)PLL 設計原理

多環(huán)頻率合成器有多種組成結構，包括PLL 組合、DDS+PLL 組合等，其中DDS+PLL 的結構因頻率分辨率高和低相噪等優(yōu)點，應用較為廣泛。但由于DDS 功耗較大，且為實現較好的雜散抑制需要外部時鐘環(huán)，故體積和功耗都較大。

實現超寬頻帶頻率合成器較常用的方法為采用PLL組合形式，首先利用PLL 產生VCO 可覆蓋的寬頻帶，再通過二倍頻器倍頻到毫米波頻段后，通過一個點頻源下變頻到所需的頻段。該方法需要多級濾波器以濾除混頻所產生的雜波信號，再放大到所需輸出電平，故體積和功耗也偏大[8]。

2 超寬帶微封裝頻率綜合器設計方案

2.1 設計目標

由于某便攜式工程項目需要完成一超寬帶、小型化、輕量化頻率合成器，中國電子科技集團公司兄弟單位共同合作，完成超寬帶微封裝鎖相環(huán)設計與實現，下面以該工程項目為例，介紹其工作原理和最終產品性能。

該工程實例的主要技術指標要求為：

輸出頻率：0.2 GHz～20 GHz；

輸出電平：0 dBm±3 dB；

跳頻步進：10 MHz；

跳頻時間：≤200 μs；

雜散抑制：≤-60 dBc；

相位噪聲：≤-92 dBc/Hz@10 kHz；

體積：20 mm×15 mm×5 mm。

2.2 設計方案

經過方案對比，為了同時滿足寬頻帶、細步進、低雜散、低相位噪聲和小型化、輕量化的設計要求，項目采用雙環(huán)PLL 頻率合成技術實現改頻率源，工作原理如圖2所示。

圖2 超寬帶微封裝頻率合成器原理框圖

由超寬帶頻率合成器原理框圖可以看出，本方案采用單環(huán)小數PLL 頻率合成方案，鑒相器采用HMC704LP4E，其具有現階段較低的歸一化噪聲基底：-233 dBc/Hz(整數模式)和-227 dBc/Hz(小數模式)，本方案采用小數模式；VCO 采用國內自研分段式可編程VCO，該VCO 內部分為六段，可通過串口控制內部開關對VCO 的切換得到不同輸出頻率，在降低系統(tǒng)電調端控制電壓的同時，最終實現可覆蓋10 GHz～20 GHz 的寬頻帶輸出[9]；可編程分頻器通過外部串口控制，對VCO 輸出的寬帶信號進行1，2，4，8，…，64 分頻，可實現擴寬輸出頻率帶寬的作用；VCO 的最低輸出頻率為10 000 MHz，故經過最高64分頻后，該頻率合成器最低輸出頻率為：

該結果能夠滿足最低輸出200 MHz 要求。由于寬帶可編程分頻器輸出諧波較差，尤其是三次諧波，故使用開關濾波組件對全頻段輸出頻率進行濾波；另外，VCO、可編程分頻器和開關濾波器組輸出功率電平都具有低端高、高端低的特點，因此累加功率電平波動有±8 dB 之多，故需要幅度均衡器對輸出電平高、低端進行均衡，以使經最后一級放大器放大后的最終輸出功率電平更加平坦。

鎖相環(huán)的相位噪聲主要由晶振倍頻后相位噪聲輸出和鑒相器歸一化噪底倍頻后的相位噪聲輸出的較差值決定。由于系統(tǒng)提供的晶振相位噪聲水平高于正常水平，故該頻率合成器的相位噪聲由鑒相器噪底倍頻后的相位噪聲決定。由于分頻對相位噪聲具有優(yōu)化作用，每經過2 分頻相位噪聲即可優(yōu)化6 dB，故在頻率輸出為20 GHz 時相位噪聲指標最差。輸出相位噪聲為：

考慮閃爍噪聲、電路中其他器件熱噪聲，以及工程可實現性，實際信號輸出相位噪聲可以滿足系統(tǒng)提出的-92 dBc/Hz@10 kHz 的技術指標要求[10-11]。

3 超寬帶微封裝頻率混合成器仿真與實現

3.1 電路設計

本方案采用單環(huán)PLL 實現方式，基本原理框圖如圖1所示，故PLL 電路方案較簡單。由于采用了國內先進的、自研的分段VCO，使得全頻段內線性度較好，更有利于電路設計與實現。

由于HMC704LP4E 小數模式最高鑒相頻率為80 MHz，對100 MHz 輸入參考信號進行2 分頻，故該頻率合成器采用50 MHz 鑒相頻率。綜合考慮鑒相泄露、跳頻時間和相位噪聲等指標，根據項目經驗，本方案將環(huán)路帶寬選取為300 kHz 左右，由于環(huán)路濾波器具有低通特性，對50 MHz 鑒相頻率具有非常好的抑制；該環(huán)路帶寬可以減小兩點的跳頻時間，跳頻時間為分段壓控振蕩器選段時間，由于分段VCO為開關切換，切換時間為納秒級，可忽略不計，環(huán)路跳頻時間為50 μs～60 μs，即為總跳頻時間；由于環(huán)路采用小數工作模式，如果環(huán)路帶寬較窄，環(huán)路會由于Δ-∑調制引起噪聲包，300 kHz 環(huán)路帶寬有效抑制該噪聲包，從而優(yōu)化相位噪聲。

環(huán)路濾波器參數仿真設計如圖3 所示。

圖3 環(huán)路濾波器參數仿真結果

頻率合成器相位噪聲仿真結果如圖4 所示。由于20 GHz 超出了鑒相器的最高工作頻率，故在反饋端增加了四分頻器以滿足鑒相器工作頻率，相位噪聲惡化20log4=12 dB，由曲線可以看出，偏移10 kHz 處相位噪聲約為-108 dBc/Hz，倍頻后為-96 dBc/Hz，仿真結果與計算結果基本一致[12]。

圖4 相位噪聲仿真結果

3.2 三維SIP 工藝實現

SIP 就是實現兩片或多片同樣芯片或者不同芯片的堆疊，相比起其他模組形式，SIP 的模塊小型化、性能更高、成本也更低。關鍵是，SIP 允許摩爾定律延續(xù)，不是在過去的二維，而是在三維領域。

3.2.1 倒裝芯片堆疊

倒裝芯片通過減小芯片與系統(tǒng)間電互連的長度，允許更高數量的互連，以及充分利用芯片的整個面積，來增加芯片的電性能。

本方案采用倒裝芯片和引線鍵合堆疊實現工藝組裝。堆疊芯片中頂部芯片的倒裝是為了芯片-芯片間的通信，芯片間倒裝芯片互連體現了倒裝芯片技術的傳統(tǒng)且內在的優(yōu)點，比如高頻工作、低的寄生效應、較小的封裝尺寸。另外，通過減小長互連線的跨度縮短互連，使得器件更加小型化，長互連線可能應用于鍵合頂部的芯片。在這種堆疊中，底部芯片首先貼裝在基片上并用引線鍵合與之互連。然后頂部芯片面朝下貼裝在底部芯片上表面上[13]。

3.2.2 硅載片技術

硅載片就是將有機物或者陶瓷的基板用硅片取代，在硅載片上制作多層聚合物銅引線。采用TSV 技術實現芯片互連。TSV 技術可以實現芯片與載片之間，以及載片與電路板之間的高密度互連。

芯片首先倒裝鍵合到硅基片上，然后其他芯片逐個往上堆疊。整個堆疊結構最后用表面貼裝到一個一個印制板上。焊料-孔-填充技術利TSV 充當載片件的垂直互連。其工藝流程為基片鉆好通孔后，首先在通孔里面沉積一層絕緣層，使得硅材料跟導體之間絕緣，之后完成通孔金屬化[14]。

通過上述工藝實現方式，極大地縮小了該頻率合成器的體積和重量，該頻率合成器最終外形結構如圖5 所示。結構尺寸為20 mm×15 mm×5 mm，重量僅為15 g，達到了小型化、輕量化設計要求。

圖5 結構外形圖

4 電路調試與測試結果

鑒于前期對技術指標考慮充分，設計方案合理，仿真準確，工藝布局考慮充分，實現可行性高，相位噪聲能夠很好地滿足技術指標要求。全頻段優(yōu)于-92 dBc/Hz@10 kHz。相位噪聲測試曲線如圖6 所示。

圖6 相位噪聲測試曲線

由于環(huán)路濾波器的低通作用，并且本方案采取了50 MHz 的高鑒相頻率，環(huán)路濾波器對其有較好的抑制作用，故有效抑制了雜散信號。另外開關濾波組件對可編程分頻器產生的多次諧波起到了很好的抑制作用。雜散和諧波抑制測試曲線如圖7 所示。

圖7 雜散、諧波測試曲線

跳頻時間測試結果如圖8 所示，限于5052 跳頻時間測試范圍，測試了2 500 MHz～4 990 MHz 的跳頻時間，其基頻為10 000 MHz～19 960 MHz，從圖中可看出全頻帶跳頻時間為60 μs 左右[15-16]。

圖8 跳頻時間測試曲線

頻率綜合器測試結果如表1 所示。

表1 頻率綜合器測試結果

5 結論

本文詳細論述了超寬帶微封裝頻率合成器的實現方式，實現超寬帶、小型化、微封裝、輕量化、高性能頻率綜合器，在實現≤-60 dBc 的低雜散指標的同時，相位噪聲可達-92 dBc/Hz@10 kHz，且體積只有20 mm×15 mm×5 mm，達到了高質量頻率綜合器的設計要求，很好地滿足了系統(tǒng)指標要求，具有很好的應用前景。