姚 英，田心宇，韓曉聰

（1.西安郵電大學電子工程學院，陜西西安 710121；2.西北工業(yè)大學第365 研究所，陜西西安 710065）

當今科技發(fā)展日新月異，數字信號處理應用日益廣泛，處理速度的要求越來越高，由此帶來的功耗問題日益突出，常常成為限制電路性能進一步提高的“瓶頸”。通常在電路設計過程中，以最高頻率作為電路處理的標準頻率，但其日常處理需求一般都遠遠低于最高頻率，故造成嚴重的資源浪費。乘法運算是數字信號處理的核心，乘法器電路的設計直接影響了整個系統(tǒng)性能。文中提出了一種新型的高速低功耗電壓可重構流水線乘法器，該乘法電路通過“流水”結構保證了高的運算速度，還根據輸入信號的速率調整電源電壓，在輸入信號的速率較高時使用正常的電源電壓，當輸入信號速率較低時將電源電壓調整為低電壓，以保證高速信號正常處理，在處理低速信號時顯著降低了功耗[1]，并以二進制無符號乘法為例對新型高速低功耗電壓可重構流水線乘法器的設計理論及方法進行了闡述，對其速度和功耗等性能進行了Spice 仿真與分析[1-10]。

1 乘法器基本理論

通常的無符號數乘法以二進制數的形式進行。

兩個無符號數A、B為：

乘法運算定義如下：

在現代數字信號處理電路的設計中，由于處理的數據量越來越大，所以應盡可能提高電路的頻率，以保證其單位時間的數據處理能力，所以多采用“流水”結構。

2 高速低功耗電壓可重構流水線乘法器設計

2.1 電路時延分析

一個電路為了保證最后結果正確性的最小延時如式（3）所示：

其中，tc、td分別為電路中寄存器的傳播延時和建立延時，tmax為電路的最大傳播延時。

在乘法電路設計中，“流水”結構由于其高速、高效及低輸入電壓的特點被廣泛應用[11-14]。

“流水”結構即將一個時鐘周期內的工作可分成N個時鐘完成，以達到成倍提高電路頻率的目的，其最小延時如式（4）所示：

其中，max（t1,t2,…,tn）為N個電路部分中的最大延時。

式（3）中tmax明顯大于式（4）中max（t1,t2,…,tn），所以采用流水結構有效降低了乘法器的時延，大大提高了運算速度[15]。

2.2 邏輯設計

“流水”結構顯著提高電路頻率的同時顯著增加了寄存器數量，流水級數越多寄存器數量增加越多，電路功耗顯著提高。在電路處理信號頻率遠遠低于電路最高速率時帶來了巨大的資源浪費[16]。

基于此，文中設計了一種比例降低電源電壓的乘法器設計方法，在輸入數據速率低于電路最高處理頻率時降低電源電壓，以達到有效降低電路功耗的目的。對提高電路性能而言，使用該技術的代價相對較小，性價比較高。

電壓可重構流水線乘法器結構如圖1 所示，采用3.3 V 和2.4 V 兩種電壓供電，在處理高速率信號時使用3.3 V 電壓供電，在處理低速信號時使用2.4 V 電壓供電。

圖1 電壓可重構流水線乘法器

2.3 電路設計

通常乘法器由3 個部分構成：部分積計算、部分積累加及兩比特乘法器最終實現電路。文中以兩比特乘法器為例進行設計。

1）部分積計算。通常部分積的產生是由被乘數Xi與乘數Yj進行邏輯與計算的。圖2 所示電路會產生4 個部分積：PP0、PP1、PP2、PP3，如式（5）～（8）所示，并對其做加法運算得到累加和。

部分積實現邏輯電路如圖2 所示。

圖2 部分積實現邏輯電路

2）部分積累加。部分積產生后，必須將它們相加求和。這種累加是一種多操作數的加法，故選取一種高效的加法器至關重要。但是多操作數的加法器實現電路比較復雜，延遲較大，所以使用兩操作數的加法器。

3）兩比特乘法器最終實現電路。兩比特電壓可重構流水線乘法器實現電路如圖3 所示。

圖3 兩比特電壓可重構流水線乘法器電路

圖3 為一個高速兩級流水電壓可重構兩比特乘法器的電路圖。在該電路中使用上升沿有效的D 觸發(fā)器作為輸入輸出寄存器[4-5]。它采用多級流水的方式并使用3.3 V 和2.4 V 兩種電壓供電，在處理高速率信號時使用3.3 V 電壓供電，在輸入信號速率遠遠低于最高速率時使用2.4 V 電壓供電，顯著降低功耗的同時保證了較高的處理速率。

3 模擬仿真

對圖3 所示的高速兩級流水電壓可重構兩比特乘法器進行仿真。該電路在兩級流水的情況下，使用Spectre 在基于0.25 μm 的標準CMOS 工藝下（3.3 V電源電壓）進行模擬仿真，其輸出波形如圖4 所示。圖中前3 個時鐘周期為準備時鐘，從第四個時鐘周期開始為有效輸出，可實現的最高頻率為1.8 GHz。利用Hspice 進行仿真，該高速流水線乘法器的頻率為1.8 GHz 時，電路功耗為26.1 mW。

圖4 電源電壓為3.3 V的兩比特流水線乘法器仿真波形

當需處理信號的頻率低于1.2 GHz 時，為降低功耗，可采用低電源電壓。高速流水線兩比特乘法器電路頻率為1.2 GHz 時，使用Spectre 在基于0.25 μm的標準CMOS 工藝下進行模擬仿真，其電源電壓最低可降至2.4 V，輸入信號電壓最低可降至1.5 V，其仿真輸出波形如圖5所示。此時功耗可降為9.3 mW，相比于3.3 V 電源電壓電路處理低速信號時功耗降低約60%。

圖5 電源電壓為2.4 V 的可重構兩級流水線兩比特乘法器仿真波形

電壓可重構流水線乘法器可根據輸入信號的頻率不同，調整電路的電源電壓，極大地降低了電路的功耗。以文中的兩比特流水線乘法器為例，當輸入數據不超過1.2 GHz 時選擇2.4 V 的電源電壓，當輸入數據大于1.2 GHz 小于1.8 GHz 時，選擇3.3 V 的電源電壓。用該方法構建多位流水線乘法器頻率范圍選擇性更大，電路速度與輸入信號速率更匹配，可節(jié)省更多的電路資源。而且，在處理不同數據速率信號時，使用不同的流水級數也可以更好地降低功耗，提高電路的性能。

4 結論

文中設計的電壓可重構流水線乘法器具有結構靈活、頻率高、功耗低、電路結構緊湊等優(yōu)點。可根據輸入信號的頻率不同，調整電路的電源電壓，極大且有效地節(jié)省了電路功耗。以文中的兩比特流水乘法器為例，輸入數據小于1.2 GHz 時選擇2.4 V 的電源電壓，當輸入數據大于1.2 GHz 小于1.8 GHz 時，選擇3.3 V 的電源電壓，可降低功耗約60%。