毛凱文 劉云學

（煙臺大學物理與電子信息學院 山東省煙臺市 264005）

隨著科學技術的迅猛發(fā)展，電子對抗在如今的信息化戰(zhàn)場中有著至關重要的作用，電子戰(zhàn)環(huán)境中各種信號所占用的頻率范圍更廣，輸入密集。因此，在這種高密集的信號環(huán)境下，電子戰(zhàn)接收機需要有很強的適應能力，同時需要對接收到的大量信息進行實時處理。傳統(tǒng)的信道化技術和接收機技術是基于模擬器件搭建，這種基于模擬器件搭建的接收機器件和資源消耗較大，特別是當信道數(shù)目增加的時候，器件和資源消耗就會大幅增加，對接收機的性能影響很大。隨著數(shù)字信號處理技術的發(fā)展，用數(shù)字化的方式來實現(xiàn)信道化技術具有重要的意義。

某寬帶電子對抗設備，將整個頻率范圍劃分為多個頻段，這就需要一個快速檢測與引導模塊盡快檢測到信號的出現(xiàn)并切換到對應頻段，完成進一步的處理。檢測與引導模塊首先將寬帶信號進行分頻，然后利用高速ADC 將分頻后的模擬信號變成數(shù)字信號，進一步進行數(shù)字化處理完成信號檢測與快速引導功能。

針對設備需求，本文基于數(shù)字下變頻的數(shù)字信道化結(jié)構(gòu)推導出信道化高效結(jié)構(gòu)。本次設計采用了基于多相濾波的無盲區(qū)高效數(shù)字信道化接收機結(jié)構(gòu)，將2.5GHz 采樣率的信號均勻劃分成16 個子信道，每個子信道瞬時工作帶寬為156.25MHz。這樣就可以對每個子信道進行高效處理，同時對瞬時帶寬內(nèi)的信號進行全概率接收，具有多信號并行處理的能力。通過FPGA 進行了數(shù)字信道化接收機的設計和綜合，由于系統(tǒng)運行時鐘頻率較高，在完成數(shù)字信道化接收機的基礎上還需要實現(xiàn)快速頻率引導和電子對抗，這樣就需要仔細設計信號處理環(huán)節(jié)，在保證性能的同時盡可能采用精簡的運算，盡可能減少系統(tǒng)時延以降低測頻時間。本FPGA 還需要完成別的功能，需要盡可能少消耗FPGA 資源，特別是乘法器資源。本次設計采用Xilinx 公司的XC7K410T-FFG900 芯片完成了2.5GHz 采樣率16 子通道數(shù)字信道化接收機。

1 數(shù)字信道化原理與結(jié)構(gòu)推導

數(shù)字信道化可以看為，用濾波器組實現(xiàn)的多通道數(shù)字正交下變頻。輸入信號首先通過數(shù)字乘法器進行下變頻，將感興趣的頻段移至基帶，并通過低通濾波器濾掉不需要的信號。其原理如圖1 所示。數(shù)字信道化的核心思想是把一個帶寬較寬的信道劃分為多個帶寬相對較窄的子信道，并利用抽取器在輸出端得到低速率子信道，這樣就便于后續(xù)信號處理。

圖1： 基于數(shù)字下變頻的數(shù)字信道化結(jié)構(gòu)

假設圖1 中h(n)為FIR 低通濾波器的沖擊響應，階數(shù)為N 階，K 為信道個數(shù)，D 為抽取倍數(shù)，在信道化結(jié)構(gòu)中信道個數(shù)K與抽取倍數(shù)D滿足K=F*D(F＞0)。s(n)為輸入信號，w(k=0,1,…,K-1)為各個信道的中心頻率，則圖1 結(jié)構(gòu)中的第k 個子信道的輸出為：

2 FPGA的實現(xiàn)

FPGA 實現(xiàn)主要包括數(shù)字信道化過程和后續(xù)信號處理兩部分。由圖2 可知數(shù)字信道化主要包括數(shù)據(jù)抽取、多相濾波、并行傅里葉變換。后續(xù)信號處理主要是根據(jù)信道化結(jié)果進行測頻。

圖2： 數(shù)字信道化接收機高效結(jié)構(gòu)

2.1 數(shù)據(jù)抽取

模擬信號只有變成數(shù)字信號才能被其它器件處理，高速ADC 芯片采用TI 公司生產(chǎn)的ADC083000，可將信號數(shù)字化為8 位分辨率，實際有效位為7bit，采樣率高達3.4GSPS。FPGA 接收AD 采集的8 路信號，每一路頻率為312.5MHz，即系統(tǒng)運行時鐘頻率也為312.5MHz。

2.2 多相分支濾波器

數(shù)字濾波器是由數(shù)字乘法器、加法器和延時單元組成的一種算法和裝置。常規(guī)信道化設計中FIR 低通濾波器設計指標為：通帶波紋為1dB，阻帶衰減為50dB，滿足上述要求的FIR 濾波器階次為256 階。這樣延時很大，又消耗了較多的乘法器資源。本文提到的系統(tǒng)中射頻信號SNR 較高，就有可能通過調(diào)整數(shù)字濾波器通帶內(nèi)紋波的大小，在這種情況下測頻的精度還能夠滿足的話，就能夠降低濾波器的階次。本設計增加了通帶內(nèi)的紋波，將通帶平坦度增大為到3dB，阻帶衰減保持50dB 不變，本次設計采樣頻率為2.5GHz，每一子信道的帶寬為156.25MHz，通帶截止頻率為78.125MHz，阻帶截止頻率為104.6875MHz，最終濾波器階數(shù)降低到128 階。因此就大大降低了測頻延時，也能響應減少乘法器數(shù)量，該濾波器的幅頻響應如圖3 所示。

圖3： 濾波器頻響圖

多相分支濾波器的本質(zhì)就是按照相位把原型數(shù)字濾波器的系數(shù)均勻劃分成多個不同相位的組，構(gòu)成多個分相，并且在每個分相上進行濾波的過程。本次設計的濾波器階數(shù)為128 階，信道數(shù)為16，則每一相分支濾波器的系數(shù)為8，在硬件上可以通過乘法累加器實現(xiàn)，這樣大幅度減少濾波器階次既可大大減少乘法器的使用量，又可大幅度降低了延時。

2.3 并行傅里葉變換

輸入信號經(jīng)過抽取和多相濾波之后，需要進行IDFT 運算才能得到最后的信道化結(jié)果，而在實際中，更為廣泛的是采用快速傅里葉變換。快速傅里葉變換可以大大減少運算量，提高系統(tǒng)處理能力。FPGA 的并行操作和流水線結(jié)構(gòu)，與快速傅里葉并行迭代的算法過程可以完美的結(jié)合。信號通過濾波器后輸出為16 點實數(shù)，16 點FFT 可以用Radix-2 或者Radix-4 結(jié)構(gòu)來實現(xiàn)，通過Vivado 綜合得到使用不同結(jié)構(gòu)實現(xiàn)FFT 時整體DSP 資源消耗如表1 所示。

從 表1 可 知，用Radix-4 代 替Radix-2 實 現(xiàn)FFT 整 體DSP 資源消耗明顯減少，故選擇Radix-4 來實現(xiàn)FFT。

表1： DSP 資源消耗對比

2.4 測頻模塊

測頻模塊位于信道化的后面，本系統(tǒng)的射頻輸入信號的信噪比較高，輸入信號信噪比在15dB 左右，而經(jīng)過16 級信道化后信號的信噪比得到了進一步的增強。測頻常用方法主要有Rife 算法、M-Rife 算法、瞬時相位法和Kay 算法等方法。經(jīng)過仿真驗證，Kay 算法的測頻精度遠優(yōu)于設計指標125KHz（射頻信號分頻后），另外其精度也優(yōu)于瞬時相位測頻法；雖然在很多情況下Kay 算法的測頻精度比Rife 和M-Rife 要差，但是其時延低于前者，且精度又能滿足要求，因此本設計采用了Kay 算法來進行瞬時測頻。

信道化后輸出信號的IQ 分量，對每個信道采用CORDIC 算法計算每個信道信號的瞬時相位，然后采用Kay算法測頻。Kay 算法是一種加權(quán)差分算法，Kay 算法測頻一般步驟為：

3 板級測試

圖4： 測試流程圖

由圖5 可知，輸入信號頻率為162.5MHz 位于第2 信道，隨機選取測頻穩(wěn)定輸出值，如圖5 中某一時刻測頻輸出值為1026，代入式（11）得實際頻率為162.479MHz（保留三位小數(shù)），信道化接收機重要的測頻功能驗證成功，接著把邏輯分析儀抓取的數(shù)據(jù)保存并導入MATLAB 中分析。對其測頻值求RMSE，RMSE 反應接收機測頻精度。表2 為輸入射頻信號功率為0dBm 和-5dBm 情況下頻點為156.25MHz、162.5MHz、234.375MHz 測頻分析結(jié)果；表3 為整個系統(tǒng)部分資源消耗占比，系統(tǒng)運行最高時鐘頻率為312.5MHz。

表2： 輸入信號功率0dBm 和-5dBm 下測頻分析結(jié)果

表3： 整個系統(tǒng)部分資源消耗占比

圖5： 輸入信號頻率162.5MHz 測頻結(jié)果

由表2 可知本文提出的信道化高效在信道中點和邊界敏感點都能進行較精確的測頻，遠遠優(yōu)于測頻精度指標125KHz。由表3 可知，整個系統(tǒng)DSP 資源消耗僅占21.82%左右，F(xiàn)PGA 還剩下較多的邏輯資源，可以用來擴展其它功能。

4 結(jié)論

綜上所述，本文結(jié)合工程實際，完成了2.5GHz 采樣率16 子通道數(shù)字信道化接收機快速頻率引導模塊的FPGA 實現(xiàn)。采用基于多相濾波的高效數(shù)字信道化接收機模型，從時延、乘法器資源消耗及測頻精度出發(fā)，仔細設計并優(yōu)化了各個信號處理環(huán)節(jié)，提高系統(tǒng)的整體工作性能。Vivado 綜合后的整體DSP 資源消耗僅占21.82%，這樣大大節(jié)省了乘法器資源有利于功能擴展，同時盡可能降低了時延，該模塊測頻精度也遠遠優(yōu)于測頻指標。從板級驗證結(jié)果知該結(jié)構(gòu)簡單、能夠?qū)崿F(xiàn)快速測頻、有效降低運算量和邏輯資源等特點，實現(xiàn)了預期的要求。