王云峰，何 鑫，范正吉，景金榮，洪應(yīng)平

(中北大學(xué)儀器科學(xué)與動(dòng)態(tài)測(cè)試教育部重點(diǎn)實(shí)驗(yàn)室，山西 太原 030051)

在醫(yī)療領(lǐng)域，內(nèi)窺鏡是用來(lái)觀察人的內(nèi)部體腔的，通過(guò)它能直接觀察內(nèi)臟器官的組織形態(tài)，提高了診斷的準(zhǔn)確性，成為醫(yī)療診斷的可靠工具。結(jié)合醫(yī)用內(nèi)窺鏡施行的內(nèi)外科診療技術(shù)的諸多優(yōu)點(diǎn)，已成為醫(yī)學(xué)界的共識(shí)?，F(xiàn)代科技的進(jìn)步推動(dòng)著醫(yī)用內(nèi)窺鏡的技術(shù)產(chǎn)品迅速發(fā)展[1]。隨著科技的不斷進(jìn)步，CMOS 攝像頭的尺寸也在不斷縮小，內(nèi)窺鏡在醫(yī)療領(lǐng)域的用途也越來(lái)越廣泛。同時(shí)對(duì)成像質(zhì)量的要求也越來(lái)越高。受限于半導(dǎo)工藝，內(nèi)窺鏡CMOS 輸出的圖像信號(hào)往往會(huì)帶有噪聲、色差等，故需要設(shè)計(jì)相應(yīng)的處理算法。由于醫(yī)用內(nèi)窺鏡的特殊用途，算法處理必須保證實(shí)時(shí)性。

目前的內(nèi)窺鏡視頻流采集處理方案有很多種，包括ARM、FPGA、DSP、專用SOC 等，其中，ARM 體積小，功耗低。但是設(shè)計(jì)相對(duì)不夠靈活，且代碼運(yùn)行方式為串行工作，在運(yùn)行復(fù)雜算法時(shí)占用資源高，效率不足；FPGA 方案的優(yōu)點(diǎn)是靈活性強(qiáng)，且FPGA 的并行處理機(jī)制決定著其在算法很復(fù)雜的情況下依然能實(shí)現(xiàn)很低的延時(shí)。但是FPGA 設(shè)計(jì)難度大，用“數(shù)字電路”的思想去描述算法周期長(zhǎng)，且不利于維護(hù)和修改；DSP 是一種獨(dú)特的微處理器，有自己完整的指令系統(tǒng)。DSP 方案的優(yōu)點(diǎn)是設(shè)計(jì)靈活，易于拓展，計(jì)算能力強(qiáng)，是數(shù)字信號(hào)處理的優(yōu)先選擇。缺點(diǎn)是成本高，設(shè)計(jì)難度大，占用面積和功耗也有待改進(jìn)。專用SOC 方案如海思、大華等廠商設(shè)計(jì)的專門用于圖像處理的芯片，優(yōu)點(diǎn)是體積小、集成度高、功耗低，內(nèi)部集成各種圖像處理算法的IP 可以直接調(diào)用。缺點(diǎn)是不夠靈活，復(fù)雜的圖像處理算法只能調(diào)用廠商提供的固定的算法；比較好的解決方案就是用上述方案的組合，取長(zhǎng)補(bǔ)短?？紤]性能、體積、功耗等因素，Zynq 是個(gè)很好的選擇。

Zynq 是Xilinx 公司推出的一款全可編程片上系統(tǒng)處理器，集成了PS(ARM 處理器) 和PL(FPGA)，是一種單片ARM ＋FPGA 的架構(gòu)。其中PS 處理器部分包含了完整的ARM 處理子系統(tǒng)，而PL 邏輯部分中的資源會(huì)隨著芯片級(jí)別的不同而不同。這兩個(gè)部分相互聯(lián)系又可以獨(dú)立使用[2]。

針對(duì)上述情況，本文設(shè)計(jì)了一種基于Zynq 的醫(yī)用內(nèi)窺鏡視頻流采集與處理系統(tǒng)，內(nèi)窺鏡攝像頭的型號(hào)為OV6946。Zynq 包含了FPGA(PL)與ARM(PS)的優(yōu)勢(shì)，使設(shè)計(jì)的系統(tǒng)更加靈活，減少了開發(fā)的時(shí)間。本系統(tǒng)的目的是采集經(jīng)OV426 對(duì)OV6946進(jìn)行模數(shù)轉(zhuǎn)換后的數(shù)字信號(hào)，然后通過(guò)Zynq 的PS和PL 端進(jìn)行協(xié)同處理。最后用過(guò)HDMI 進(jìn)行實(shí)時(shí)圖像輸出。并在視頻流的幀間隔時(shí)間內(nèi)，完成雙邊濾波、白平衡、暗部增強(qiáng)、CCM 等算法處理，以實(shí)現(xiàn)實(shí)時(shí)性要求。結(jié)果表明，在HDMI 顯示器上實(shí)現(xiàn)了經(jīng)算法實(shí)時(shí)處理的OV6946 的圖像，保證低功耗和小體積的同時(shí)也完成了高性能、實(shí)時(shí)的視頻流處理，并可在PS 端快速修改PL 端的許多算法參數(shù)，避免了PL 端設(shè)計(jì)和編譯時(shí)長(zhǎng)，具有高效性和靈活性。

1 系統(tǒng)總體設(shè)計(jì)

為了實(shí)現(xiàn)視頻流實(shí)時(shí)性的算法處理，本設(shè)計(jì)的算法大部分通過(guò)Vivado HLS 編寫生成IP，運(yùn)行在FPGA端，以實(shí)現(xiàn)并行處理，涉及到浮點(diǎn)運(yùn)算的部分在ARM端處理，以節(jié)省FPGA 端資源并發(fā)揮ARM 在浮點(diǎn)運(yùn)算上的優(yōu)勢(shì)。同時(shí)采集端也用ARM 結(jié)合FPGA 的方式，由ARM 端通過(guò)SCCB 總線對(duì)內(nèi)窺鏡的運(yùn)行參數(shù)進(jìn)行配置，由FPGA 端進(jìn)行DVP 數(shù)字圖像信號(hào)的采集。輸出端采用FPGA 模擬HDMI 的方式進(jìn)行輸出，省去了HDMI 芯片，以減小系統(tǒng)的復(fù)雜性。

整體系統(tǒng)設(shè)計(jì)框圖如圖1 所示。分為圖像解碼模塊、圖像處理模塊與圖像顯示模塊三個(gè)模塊。

圖1 整體設(shè)計(jì)框

圖像解碼模塊負(fù)責(zé)對(duì)OV426 輸出的數(shù)字信號(hào)圖像進(jìn)行解碼與像素格式轉(zhuǎn)換。首先由PS 端通過(guò)SCCB 總線配置OV426 的工作模式，由PL 端接收OV426 的圖像數(shù)字信號(hào)，進(jìn)行RAW10 轉(zhuǎn)RGB888 處理并緩存進(jìn)DDR 中，由于OV6946 每個(gè)像素處的圖像傳感器在每個(gè)像素位置上僅感測(cè)一種顏色，并且缺少另外兩種顏色。對(duì)于完整的彩色RGB 圖像，我們?cè)诿總€(gè)像素位置需要三種顏色[3]。故需做RAW10 轉(zhuǎn)RGB888 處理，此處采用雙線性插值法。

圖像處理模塊由PS 與PL 協(xié)同處理，具體做法為PL 端在接收數(shù)據(jù)緩存到DDR3 的同時(shí)，對(duì)像素進(jìn)行行累加、列累加、像素統(tǒng)計(jì)等數(shù)據(jù)預(yù)備工作，并通過(guò)AXI4 總線傳給PS 端，為后續(xù)算法使用做準(zhǔn)備。白平衡使用灰度世界算法?；叶仁澜缢惴ㄊ且曰叶仁澜缂僭O(shè)為基礎(chǔ)的，該假設(shè)認(rèn)為對(duì)于一幅有著大量色彩變化的圖像，R、G、B 三個(gè)分量的平均值趨于同一個(gè)灰度值[4]。上述在PL 準(zhǔn)備的數(shù)據(jù)即可用于灰度世界算法，對(duì)于灰度世界算法，本系統(tǒng)在PL端進(jìn)行所需的加減運(yùn)算，在PS 端做所需的乘除運(yùn)算來(lái)計(jì)算增益。補(bǔ)充了FPGA 對(duì)于浮點(diǎn)運(yùn)算能力的不足，也省去了在PL 端用乘法器和除法器延時(shí)需進(jìn)行時(shí)序?qū)R的麻煩，提高率開發(fā)效率。同時(shí)，伽馬調(diào)節(jié)算法也是在PS 端實(shí)現(xiàn)，伽馬校正是為了克服人眼視覺系統(tǒng)對(duì)于亮度變化的感覺是非線性的而引入的一種傳輸函數(shù)，在視頻流、計(jì)算機(jī)圖形學(xué)以及其他成像系統(tǒng)中應(yīng)用廣泛[5]。伽馬校正是對(duì)輸入圖像灰度值進(jìn)行的非線性操作，使輸出圖像灰度值與輸入圖像灰度值呈指數(shù)關(guān)系。此部分在PS 端用數(shù)組存儲(chǔ)校正值，在PS 端從DDR 中搬運(yùn)數(shù)據(jù)的同時(shí)，以查找表的方式直接進(jìn)行伽馬校正。經(jīng)上述算法處理后再次緩存并由VDMA 讀出并轉(zhuǎn)換為AXI4-STREAM。去噪與暗部增強(qiáng)使用Vivado HLS 進(jìn)行加速設(shè)計(jì)，硬件加速設(shè)計(jì)將軟件代碼轉(zhuǎn)換為RTL 電路，輸入輸出接口均為AXI4-STREAM。其中不可綜合的函數(shù)或者語(yǔ)句需用Vivado HLS 支持的函數(shù)替換[6]。

圖像顯示模塊為HDMI 顯示，HDMI 接口是目前應(yīng)用最廣泛的高清音視頻接口之一，存在多種可供選擇的傳輸方式[7]。HDMI 接口協(xié)議物理層使用TMDS 標(biāo)準(zhǔn)傳輸音視頻數(shù)據(jù)。最小化傳輸差分信號(hào)(Transition Minimized Differential Signaling，TMDS)是美國(guó)Silicon Image 公司開發(fā)的一項(xiàng)高速數(shù)據(jù)傳輸技術(shù)，在DVI 和HDMI 視頻接口中使用差分信號(hào)傳輸高速串行數(shù)據(jù)。本設(shè)計(jì)中直接在PL 端模擬HDMI協(xié)議，輸出穩(wěn)定且節(jié)省硬件資源與成本。

2 系統(tǒng)硬件設(shè)計(jì)

本設(shè)計(jì)選用Xilinx XC7Z020CLG400－2 入門級(jí)Zynq 作為主控芯片，設(shè)計(jì)了一套集圖像解碼、實(shí)時(shí)視頻流算法處理和輸出顯示的硬件。利用OV426橋接芯片對(duì)OV6946 進(jìn)行模數(shù)轉(zhuǎn)換，然后由Zynq 進(jìn)行采集、解碼與處理，最后由HDMI 輸出。

2.1 內(nèi)窺鏡圖像解碼硬件模塊設(shè)計(jì)

2.1.1 OV6946 攝像頭

CMOS 是內(nèi)窺鏡攝像頭的核心器件，微型COMS已經(jīng)在醫(yī)療圖像領(lǐng)域得到了廣泛的應(yīng)用，如胃鏡、腸鏡、腎盂鏡等等。OV6946 彩色圖像傳感器是一種低電壓、高性能、1/18 英寸的CMOS 圖像傳感器，分辨率為400×400 pixel，它通過(guò)串行外圍設(shè)備接口(SPI)的控制提供RAW 格式的全幀模擬圖像。OV6946 的圖像陣列能夠以30 幀/s(FPS)的速度運(yùn)行，并簡(jiǎn)化了曝光控制。可通過(guò)SPI 接口進(jìn)行編程。其硬件原理表示如圖2 所示。

圖2 OV6946 原理示意圖

2.1.2 攝像頭模數(shù)轉(zhuǎn)換單元設(shè)計(jì)

為了實(shí)現(xiàn)對(duì)OV6946 的CMOS 輸出模擬信號(hào)進(jìn)行轉(zhuǎn)換，本設(shè)計(jì)使用了OV426 橋接芯片。OV426 是一款專為OV6946、OV6948、OCHTA10 等攝像頭設(shè)計(jì)的一款橋接芯片?？蓪⑦@些攝像頭輸出的模擬信號(hào)通過(guò)內(nèi)部集成的ADC 和協(xié)處理單元轉(zhuǎn)換為DVP協(xié)議的數(shù)字信號(hào)。OV426 通過(guò)SCCB 總線進(jìn)行寄存器配置，可以配置輸出數(shù)據(jù)的格式、ISP 功能等。支持BLC、AEC/AGC 和MWB 等功能。其硬件原理表示如圖3 所示。

圖3 OV426 電路設(shè)計(jì)

2.2 主控單元及電源硬件模塊設(shè)計(jì)

主控選用Xilinx XC7Z020CLG400－2 入門級(jí)Zynq 芯片ZYNQ－7020。PL 邏輯單元為85K，BRAM存儲(chǔ)資源為4.9 Mbit。芯片的速度等級(jí)為“－2”。本設(shè)計(jì)中DDR3 采用美光MT41J128M16HA－187E，容量為2 Gbit。QSPI FLASH 選用W25Q256FVEI，主要用于程序的固化。電源部分統(tǒng)一采用TLV62130RGT，可通過(guò)反饋電阻設(shè)置其輸出電壓，輸入電壓范圍為3 V～17 V，輸出電壓范圍為0.9 V～5.5 V，輸出電流最大為3 A，完全滿足電源設(shè)計(jì)需求。主控單元頂層原理圖及電源部分原理圖表示如圖4和圖5 所示。

圖4 主控單元頂層原理圖

圖5 電源部分電路設(shè)計(jì)

2.3 HDMI 顯示硬件模塊設(shè)計(jì)

高清晰度多媒體接口(High Definition Multimedia Interface，HDMI)是一種數(shù)字化音頻/視頻接口技術(shù)，通過(guò)FPGA 可以很快地實(shí)現(xiàn)驅(qū)動(dòng)[8]。HDMI 1.0 版本于2002 年發(fā)布，最高數(shù)據(jù)傳輸速度為5 Gbype/s。而2017 年發(fā)布的HDMI 2.1 標(biāo)準(zhǔn)的理論帶寬可達(dá)48 Gbype/s。HDMI 接口協(xié)議在物理層使用TMDS 標(biāo)準(zhǔn)傳輸音視頻數(shù)據(jù)。TMDS 差分傳輸技術(shù)使用兩個(gè)引腳來(lái)傳輸一路信號(hào)，利用這兩個(gè)引腳間的電壓差的正負(fù)極性和大小來(lái)決定傳輸數(shù)據(jù)的值(0 或1)。Xilinx 在Spartan－3A 系列之后的器件中，加入了對(duì)TMDS 接口標(biāo)準(zhǔn)的支持，用于在FPGA 內(nèi)部實(shí)現(xiàn)DVI 和HDMI 接口。具體的模塊電路設(shè)計(jì)如圖6 所示。

圖6 HDMI 接口硬件電路設(shè)計(jì)

3 系統(tǒng)軟件設(shè)計(jì)

3.1 OV6946 視頻采集軟件設(shè)計(jì)

OV6946 在經(jīng)OV426 轉(zhuǎn)換后輸出的為DVP 協(xié)議數(shù)字圖像。DVP(Digital Video Port)攝像頭數(shù)據(jù)并口傳輸協(xié)議，提供8 bit 或10 bit 并行傳輸數(shù)據(jù)線、HSYNC(Horizontal sync)行同步線、VSYNC(Vertical sync)幀同步線和PCLK(Pixel Clock)時(shí)鐘同步線。OV426 提供10 bit的并口傳輸，PCLK 為8 MHz，其中HSYNC 高電平期間包含400 個(gè)PCLK，每個(gè)PCLK 取一次值，對(duì)應(yīng)一行的400 個(gè)像素點(diǎn)。每?jī)蓚€(gè)VSYNC 的高電平間有400 個(gè)HSYNC，對(duì)應(yīng)一幀圖像的400 列。按上述方法編寫Verilog 代碼，并通過(guò)AXI4 總線直接存于DDR 中。AXI4 包含3種類型的接口:AXI4 接口、AXI4-Lite 接口以及AXI4-Stream 接口。AXI4 接口主要面向高性能地址映射通信的需要，功能完整，在單地址傳輸?shù)那闆r下最大允許256 輪的數(shù)據(jù)突發(fā)長(zhǎng)度[9]。

本設(shè)計(jì)中在PL 端設(shè)置好每一幀緩存的幀起始地址，經(jīng)過(guò)FIFO 緩存打包后讀出，通過(guò)AXI4 總線完成一幀的寫入?；诖送瓿?00 pixel×400 pixel 分辨率的數(shù)字圖像解碼。AXI4 總線仿真時(shí)序如圖7 所示。

圖7 AXI4 總線仿真時(shí)序

3.2 視頻流處理軟件設(shè)計(jì)

本設(shè)計(jì)的主要算法是通過(guò)Vivado HLS 開發(fā)完成。Vivado HLS 是最具創(chuàng)新性的可編程邏輯設(shè)計(jì)工具之一。使用Vivado HLS 生成IP 核可以大大縮短FPGA 的開發(fā)周期。只需要使用高級(jí)語(yǔ)言，如C、C＋＋或System C 來(lái)描述邏輯，然后將邏輯轉(zhuǎn)換為RTL 級(jí)別的實(shí)現(xiàn)。利用Vivado HLS 可以縮短1/3的RTL 仿真時(shí)間，使算法驗(yàn)證速度提高10 倍以上[10]。Vivado HLS 編寫完的代碼在綜合通過(guò)后會(huì)生成一個(gè)IP 核，可通過(guò)代碼配置其輸入輸出接口。

在本設(shè)計(jì)中，對(duì)于視頻流的處理，輸入輸出接口均為AXI4-STREAM 接口。AXI4－STREAM 總線是單向的，從主節(jié)點(diǎn)到從節(jié)點(diǎn)，并根據(jù)握手信號(hào)傳輸數(shù)據(jù)。優(yōu)點(diǎn)是它不需要地址，支持?jǐn)?shù)據(jù)突發(fā)傳輸，數(shù)據(jù)量不受限制[11]。因此，AXI4-STREAM 適用于圖像像素?cái)?shù)據(jù)、音頻采樣數(shù)據(jù)、離散數(shù)字信號(hào)處理等數(shù)字信息的間接傳輸系統(tǒng)[12]。它的握手機(jī)制為只有當(dāng)VALID 和READY 同時(shí)為高時(shí)，才能進(jìn)行傳輸。當(dāng)TREADY 信號(hào)一直處于高電平時(shí)，表示從設(shè)備已經(jīng)做好了接收數(shù)據(jù)準(zhǔn)備。TVALID 變?yōu)楦唠娖降耐瑫r(shí)，TDATA 進(jìn)行發(fā)送。數(shù)據(jù)發(fā)送完成后，TVALID 變?yōu)榈碗娖?。其仿真時(shí)序如圖8、圖9 所示。其中圖8為一包數(shù)據(jù)傳輸開始。圖9 為一包數(shù)據(jù)傳輸結(jié)束。

圖8 傳輸開始

圖9 傳輸結(jié)束

算法的總體設(shè)計(jì)流程如圖10 所示。其中，白平衡為PS 端與PL 端協(xié)同完成，算法的累加步驟由PL 完成。在一幀圖像采集完之后的一個(gè)時(shí)鐘周期內(nèi)即可完成數(shù)據(jù)的準(zhǔn)備。乘除運(yùn)算在PS 端完成。因?yàn)镻S 端具有較強(qiáng)的浮點(diǎn)運(yùn)算能力。伽馬校正由PS 采用查找表的方式完成，其余算法均由PL 端完成，并由AXI4-Lite 總線在PS 端配置參數(shù)。

圖10 系統(tǒng)算法流程圖

圖10 中最后一個(gè)步驟的作用為適配HDMI 與顯示器的分辨率。由于攝像頭的分辨率為400×400 pixel，標(biāo)準(zhǔn)顯示器不支持該分辨率。故在其周圍進(jìn)行像素填充，使其輸出640×480 pixel 分辨率的視頻流，攝像頭圖像顯示居中。經(jīng)整合的上述所有算法在100 MHz 的時(shí)鐘頻率下延時(shí)約為3 ms。其Vivado HLS 綜合結(jié)果如圖15 所示。

3.3 HDMI 顯示軟件設(shè)計(jì)

HDMI 的實(shí)現(xiàn)方法主要有兩種，一種是使用硬件HDMI 芯片，另一種是使用IO 模擬。因?yàn)镠DMI協(xié)議本身就是數(shù)字協(xié)議，所以本設(shè)計(jì)采用第二種方法，既節(jié)約硬件成本，又節(jié)省板面空間資源。

一個(gè)HDMI 連接包括三個(gè)TMDS 數(shù)據(jù)通道，一個(gè)TMDS 時(shí)鐘通道。TMDS 時(shí)鐘通道因分辨率不同而以特定速率運(yùn)行。在每個(gè)TMDS 時(shí)鐘通道周期中，三個(gè)TMDS 數(shù)據(jù)通道每個(gè)都發(fā)送10 bit 數(shù)據(jù)。這個(gè)10 位的字被編碼，采用某種不同的編碼技術(shù)。輸入到信源端的輸入流，包含視頻像素，數(shù)據(jù)包，和控制數(shù)據(jù)。數(shù)據(jù)包包括音頻數(shù)據(jù)和輔助以及相關(guān)的糾錯(cuò)碼。

整個(gè)系統(tǒng)需要兩個(gè)輸入時(shí)鐘，一個(gè)是視頻的像素時(shí)鐘，另外一個(gè)所需時(shí)鐘的頻率是像素時(shí)鐘的五倍。并串轉(zhuǎn)換過(guò)程的實(shí)現(xiàn)的是10 ∶1 的轉(zhuǎn)換率，理論上轉(zhuǎn)換器需要一個(gè)10 倍像素時(shí)鐘頻率的串行時(shí)鐘。這里用了一個(gè)5 倍的時(shí)鐘頻率，因?yàn)镺SERDESE2模塊可以實(shí)現(xiàn)DDR 的功能，即它在五倍時(shí)鐘頻率的基礎(chǔ)上又實(shí)現(xiàn)了雙倍數(shù)據(jù)速率。其模塊框圖如圖11 所示。

圖11 RGB TO DVI 模塊框圖

其在本設(shè)計(jì)中的Block Design 如圖12 所示，其中的pclk x5 由axi＿dynclk＿1 實(shí)現(xiàn)五倍頻。

圖12 HDMI 部分Block Design 圖

4 系統(tǒng)實(shí)物及測(cè)試分析

4.1 系統(tǒng)連接實(shí)物

系統(tǒng)試驗(yàn)時(shí)，為了減少阻抗不連續(xù)對(duì)攝像頭模擬信號(hào)輸出的影響，OV6946 通過(guò)阻抗為50 Ω 的屏蔽線焊接到OV426 引出的4PIN 通孔上。經(jīng)板卡處理后由HDMI 輸出。每根屏蔽線的屏蔽絲均做接地處理。其系統(tǒng)連接關(guān)系如圖13 所示。硬件實(shí)物如圖14 所示。

圖13 系統(tǒng)連接關(guān)系圖

圖14 測(cè)試系統(tǒng)－測(cè)試裝置實(shí)物圖

系統(tǒng)上電后，直接通過(guò)HDMI 接口即可查看實(shí)時(shí)的攝像頭采集回的圖像。

4.2 測(cè)試結(jié)果

為了驗(yàn)證系統(tǒng)功能的實(shí)現(xiàn)，將板卡供電，通過(guò)HDMI 連接顯示器。分別寫入算法處理前后的代碼來(lái)驗(yàn)證算法實(shí)現(xiàn)效果。固化到FPGA 端的算法總體綜合出的結(jié)果如圖15 所示。

圖15 Vivado HLS 算法綜合結(jié)果

由圖15 可知，目標(biāo)時(shí)鐘周期為10 ns，綜合后的設(shè)計(jì)所估計(jì)的時(shí)鐘周期為6.381 ns，滿足時(shí)序要求。最高延時(shí)為309 124 個(gè)時(shí)鐘周期，即執(zhí)行本設(shè)計(jì)的算法處理一幀圖像的時(shí)間為3.091 24 ms。由于30 fps的內(nèi)窺鏡，圖像幀間隔為33.3 ms，故完全滿足實(shí)時(shí)處理OV6946 內(nèi)窺鏡的400×400 pixel 分辨率，30 幀/s圖像的視頻流。

從顯示器上可以看到OV6946 傳回來(lái)的實(shí)時(shí)圖像。重復(fù)多次試驗(yàn)可得，該系統(tǒng)可以高效無(wú)誤地對(duì)OV6946 采集回的400×400 pixel＠30FPS 的視頻流進(jìn)行實(shí)時(shí)處理，無(wú)肉眼可見延時(shí)。其性能達(dá)到了預(yù)定的指標(biāo)。算法處理前后的效果圖如圖16～圖19 所示。

圖16 白平衡/CCM 前(左)后(右)對(duì)比圖

圖17 暗部增強(qiáng)前(左)后(右)對(duì)比圖

圖18 伽馬值1.3(左)伽馬值0.6(右)對(duì)比圖

圖19 雙邊濾波前(上)雙邊濾波后(下)對(duì)比圖

5 結(jié)論

本文從醫(yī)用內(nèi)窺鏡視頻流采集處理需求出發(fā)，設(shè)計(jì)了基于Zynq 的醫(yī)用內(nèi)窺鏡視頻流采集與處理框架，對(duì)不同功能進(jìn)行了模塊化設(shè)計(jì)，同時(shí)利用了Zynq 芯片的協(xié)同處理優(yōu)勢(shì)。在完成技術(shù)指標(biāo)的同時(shí)采用盡量少的元器件，減少了系統(tǒng)的復(fù)雜性，提高了系統(tǒng)的可靠性。本文所介紹的醫(yī)用內(nèi)窺鏡采集處理框架工作穩(wěn)定，在滿足需求的前提下，對(duì)各個(gè)指標(biāo)均進(jìn)行了優(yōu)化設(shè)計(jì)。同時(shí)，該系統(tǒng)已投入到實(shí)際使用中，具有較好的實(shí)用價(jià)值。