蔣 旭，沈海斌

（浙江大學 電氣工程學院，浙江 杭州310027）

0 引 言

鎖相環(huán) （phase locked logic，PLL）能夠跟蹤輸入信號的相位和頻率，并輸出相位鎖定、低抖動的其它頻率信號，已經(jīng)在數(shù)字信號處理、無線電通訊、自動化控制等領(lǐng)域得到了廣泛的應(yīng)用。近年來，鎖相環(huán)技術(shù)也越來越多的被用于通用串行總線（universal serial bus，USB）設(shè)備中的數(shù)據(jù)同步和采樣［1］。

通用串行總線是一種具有傳輸速度高的總線接口，支持的傳輸速率有1.5Mbit／s （低速），12Mbit／s （全速）和480Mbit／s（高速）［2］。主要有以下3種方法為 USB設(shè)備提供時鐘：①在USB芯片中設(shè)計基于采樣計數(shù)的時鐘恢復單元，該方法的缺點是采樣時鐘頻率較高，導致功耗較大；②在USB芯片中設(shè)計所需時鐘頻率的振蕩器，該方法的不足是受工藝的影響較大和精度較低，即使同一流片批次的芯片振蕩頻率也有較大偏差；③在USB芯片中內(nèi)嵌一個用于倍頻的鎖相環(huán)，外接低頻的晶振作為芯片的輸入，該方法的不足是外接晶振導致成本偏高。

由于現(xiàn)有方法的不足之處，本文提出了一種應(yīng)用于USB全速設(shè)備中的鎖相環(huán)設(shè)計方法。該鎖相環(huán)利用USB總線上傳輸?shù)臄?shù)據(jù)恢復出可用于USB全速設(shè)備的48MHz本地時鐘，以及產(chǎn)生3MHz、6MHz、12MHz、24M、96M時鐘以供全速設(shè)備使用，有效的避免了現(xiàn)有方法的不足之處。

1 USB全速設(shè)備中鎖相環(huán)的基本原理

傳統(tǒng)的電荷泵鎖相環(huán)一般由5個模塊組成［3－4］：鑒頻鑒相 器 （phase frequency detector，PFD）、電 荷 泵 （charge pump，CP）、低通濾波器 （low pass filter，LPF）、壓控振蕩器 （voltage control oscillator，VCO）、分頻器 （frequency divider）。為了應(yīng)用于USB全速設(shè)備中的數(shù)據(jù)傳輸和采樣，本文在傳統(tǒng)的電荷泵鎖相環(huán)基礎(chǔ)上，增加了時鐘信息提取單元（clock information extraction，CIE）和低功耗控制模塊 （low power control）。鎖相環(huán)的原理結(jié)構(gòu)如圖1所示。

圖1 USB全速設(shè)備中鎖相環(huán)的原理結(jié)構(gòu)

iData＿USB為USB設(shè)備傳輸?shù)臄?shù)據(jù)，時鐘信息提取模塊根據(jù)振蕩器產(chǎn)生的時鐘把傳輸數(shù)據(jù)中的時鐘信息提取出來傳遞給鑒頻鑒相器；鑒頻鑒相器將時鐘信息轉(zhuǎn)化為控制電荷泵充放電的控制電壓 （Up／Down）；電荷泵單元根據(jù)Up／Down電壓進行充放電，從而調(diào)節(jié)振蕩器的壓控電壓；該壓控電壓經(jīng)過低通濾波器后控制振蕩器的振蕩頻率，使得振蕩頻率 （相位）朝著iData＿USB的頻率 （相位）變化，形成反饋環(huán)路。當振蕩頻率和輸入數(shù)據(jù)的傳輸速率保持一致時，鎖相環(huán)電路進入鎖定狀態(tài)。

2 USB全速設(shè)備中鎖相環(huán)的設(shè)計實現(xiàn)

下面將分別介紹USB全速設(shè)備中鎖相環(huán)中各個部分的工作原理和實現(xiàn)方法。

2.1 時鐘信息提取單元 （CIE）

根據(jù)USB協(xié)議中規(guī)定USB全速設(shè)備數(shù)據(jù)傳輸速度為12Mbit／s，總線上傳輸?shù)臄?shù)據(jù)信號經(jīng)過NRZI編碼［5］，再以差分的形式在D＋和D－數(shù)據(jù)線上傳輸，而時鐘信息則包含在數(shù)據(jù)信號中，所以我們需要從12Mbit／s的數(shù)據(jù)信號中提取所需的時鐘信息。時鐘信息提取單元的作用就是從傳輸?shù)臄?shù)據(jù)信號中將時鐘信息提取出來，供后面各個模塊使用。

時鐘信息提取單元由一個采樣電路和一個延時單元組成。USB總線上的數(shù)據(jù)信號為iData＿USB，采樣電路對該數(shù)據(jù)信號采樣，輸出oData＿sample。采樣電路由一個邊沿觸發(fā)器構(gòu)成，采樣的時鐘來自鎖相環(huán)中分頻器分頻后的時鐘信號Clk＿feeedback。同時，數(shù)據(jù)信號iData＿USB經(jīng)過一個延時單元，輸出信號oData＿dely。oData＿sample和oData＿dely這兩個信號將傳遞給鑒頻鑒相器用來比較頻率（相位）差。時鐘信息提取單元的波形圖如圖2所示。

圖2 時鐘信息提取單元的波形

從圖2中可以看出，當Clk＿feedback時鐘頻率 （相位）和數(shù)據(jù)信號iData＿USB信號匹配時，oData＿dely和oData＿sample兩個輸出信號波形將保持一致；當兩個輸入信號不匹配時，兩個輸出信號將在頻率 （相位）上產(chǎn)生差別，進而傳遞給鑒頻鑒相器做比較，完成時鐘信息提取的功能。

2.2 鑒頻鑒相器 （PFD）

鑒頻鑒相器在環(huán)路中的作用是檢測采樣信號oData＿sample和USB數(shù)據(jù)延遲信號oData＿dely之間的頻率相位差，產(chǎn)生一組與頻率相位差成線性比例關(guān)系的電壓信號，從而實現(xiàn)相位—電壓的變化。

常用的鑒相器結(jié)構(gòu)有異或門鑒相器，RS鎖存器鑒相器，三態(tài)鑒頻鑒相器［6］。本文采用三態(tài)鑒相器結(jié)構(gòu)來實現(xiàn)鑒頻鑒相功能，電路結(jié)構(gòu)如圖3所示。三態(tài)鑒相器具有鑒頻鑒相功能，捕獲范圍大，捕獲時間短，電路結(jié)構(gòu)簡單等特點。

圖3 鑒頻鑒相器電路結(jié)構(gòu)

本文采用的鑒頻鑒相器電路比基本的三態(tài)鑒頻鑒相器［7］多了兩個與門和一個與非門，這3個器件組成了鑒頻鑒相器的輸出電壓使能控制。理想狀態(tài)下當oData＿dely和oData＿sample兩個信號同時為高電平的時候，D觸發(fā)器復位，電路的兩個輸出信號Up／Down為低電平。由于實際電路中存在著延時，D觸發(fā)器經(jīng)過短暫的時間后才復位，這導致基本的三態(tài)鑒頻鑒相器的Up／Down兩個輸出信號在這段時間內(nèi)會同時為高電平，從而導致電荷泵模塊充放電電路同時工作，增加了輸出時鐘抖動和電路功耗，對于充放電電路的電流匹配要求也更加苛刻。鑒于基本的三態(tài)鑒頻鑒相器存在著上面的問題，本文采用圖3中的鑒頻鑒相電路結(jié)構(gòu)，當兩輸入信號同時為1的情況下，輸出電壓使能控制端被置“0”，輸出被屏蔽，不會存在Up／Down同時為高電平的情況，降低了電路功耗，提高了輸出時鐘的穩(wěn)定性。

2.3 電荷泵 （CP）

電荷泵電路根據(jù)輸入的Up／Down信號進行充放電，調(diào)節(jié)存儲在電容上的壓控電壓。為了確保鎖相環(huán)電路的鎖定頻率 （相位）誤差較小，要求電荷泵電路的充放電電流需要盡量一致。本文采用的電荷泵電路抑制了電流不匹配、電荷注入和電荷共享效應(yīng)［6，8］，電荷泵的充放電電流為12.39uA，電路結(jié)構(gòu)如圖4所示。

圖4 電荷泵電路結(jié)構(gòu)

2.4 低通濾波器 （LPF）

為了抑制壓控電壓的跳動，本文中低通濾波器采用了常用的RC二階濾波電路，電阻R和電容C1串聯(lián)后，再與C2并聯(lián)組成低通濾波器。電容取值一般C2＜＜C1［3，9］，可近似為一階濾波器，閉環(huán)的時間和頻率響應(yīng)就相對保持不變。本文中C2電容值是C1電容值的1／6。該電路的傳遞函數(shù)可以表示為

2.5 壓控振蕩器 （VCO）

壓控振蕩器的功能就是根據(jù)壓控電壓，產(chǎn)生對應(yīng)頻率的振蕩信號。電流控制振蕩電路的輸出頻率范圍比較寬，差分振蕩電路在抑制電源噪聲方面效果比較好［7］。本文采用了差分振蕩電路結(jié)構(gòu)的壓控振蕩器，主要包括偏置電路，振蕩電路，正弦波轉(zhuǎn)方波電路，結(jié)構(gòu)如圖5所示。

圖5 壓控振蕩器電路結(jié)構(gòu)

Vcontrol為濾波電路產(chǎn)生的壓控電壓，振蕩電路采用四級差分延遲單元級聯(lián)的形式，根據(jù)壓控電壓輸出對應(yīng)頻率的振蕩信號。差分延遲單元的具體結(jié)構(gòu)如圖6所示。

圖6 差分延遲單元電路結(jié)構(gòu)

控制信號Ve控制差分延遲單元的尾電流的大小，控制信號Vb調(diào)節(jié)M1和M2兩個MOS管的電阻阻值，Ve和Vb共同調(diào)節(jié)差分延遲單元的延遲時間。當電路的振蕩頻率增大時，Vout電壓上升，Vout＞Vb－Vth的時候，M1和M2將進入飽和區(qū)，此時MOS電阻阻值變大，導致振蕩頻率下降。因此，我們需要在Vout＞Vb－Vth的時候?qū)﹄娐愤M行調(diào)整。本設(shè)計中進行了電阻補償來實現(xiàn)。在兩個電容外各并聯(lián)了一個柵漏相連的MOS管，這兩個MOS管起到了電壓鉗位的作用。當Vout＜Vthn時，這兩個MOS管不工作；當Vout＞Vthn時這兩個管導通，相當于在原先的RC并聯(lián)基礎(chǔ)上額外并聯(lián)了一個電阻R，進行了電阻補償。

2.6 分頻器 （FD）

壓控振蕩器的輸出信號是96MHz時鐘，而時鐘信息提取單元所需要的iClk＿feedback是12MHz時鐘，因此需要分頻器對壓控振蕩器的輸出信號進行分頻。經(jīng)過分頻器后產(chǎn)生了48MHz，24MHz，12MHz，6MHz，3MHz的時鐘信號以供USB全速設(shè)備中其他電路使用。

2.7 低功耗控制模塊 （LPC）

鎖相環(huán)電路中壓控振蕩器不間斷振蕩以及電荷泵不斷的充放電都會造成比較大的功耗，為了盡可能的降低功耗，本文增加了低功耗控制模塊。低功耗控制模塊有兩個模式，均為高電平有效，電路結(jié)構(gòu)如圖7所示。

模式一：選擇信號為Sel1，將用6MHz本地時鐘來控制時鐘信號提取單元、鑒頻鑒相器、電荷泵3個模塊間歇工作，節(jié)省部分功耗，壓控振蕩器和分頻器正常工作。鎖相環(huán)電路在該模式下還會輸出有效的時鐘信號。該模式的優(yōu)點在于當電路對時鐘信號的要求不是太高時，可以犧牲時鐘信號的穩(wěn)定性來降低鎖相環(huán)電路的功耗。

圖7 低功耗控制模塊電路結(jié)構(gòu)

模式二：選擇信號為Sel2，除了關(guān)斷鐘信號提取單元、鑒頻鑒相器、電荷泵外，該模式還將關(guān)斷壓控振蕩器和分頻器。但為了鎖相環(huán)電路重新上電時能快速鎖定信號，模式二下會保存壓控電壓的值。加入延時和一個與門的目的是為了確保電荷泵比壓控振蕩器先斷電，這樣才能防止在掉電過程中對壓控電壓造成比較大的影響。反之，在上電的過程中壓控振蕩器要比電荷泵先上電。

2.8 版圖實現(xiàn)

根據(jù)上述各個模塊的電路結(jié)構(gòu)，在Virtuso中完成了鎖相環(huán)版圖，如圖8所示。整個鎖相環(huán)的面積約為274.8μm＊332.9μm。

圖8 鎖相環(huán)版

3 實驗與性能分析

基于5V電壓的0.35μm標準工藝，對本文中的電路結(jié)構(gòu)進行了測試。

壓控振蕩器可調(diào)節(jié)的范圍為52.68MHz136.78MHz，當輸出信號頻率為96MHz時，相位噪聲為－102.5dBc／Hz＠1MHz；為了滿足USB協(xié)議中規(guī)定的時鐘抖動要求，壓控振蕩器的輸出頻率應(yīng)該穩(wěn)定在90MHz到102MHz之間，即對應(yīng)的壓控電壓范圍為2.73V3.02V。

當以6MHz的時鐘作為鎖相環(huán)的輸入時，鎖相環(huán)的鎖定時間約為7μs，當以12M／bit的數(shù)據(jù)作為鎖相環(huán)的輸入時，經(jīng)過約80個跳變邊沿后鎖相環(huán)鎖定頻率。48M本地時鐘的鎖定頻率范圍為47.829MHz48.175MHz，時鐘抖動為143ps。鎖相環(huán)鎖定狀態(tài)下壓控電壓為2.87V，電壓毛刺不超過20mV。實驗波形如圖9所示，Y0為12M／bit的輸入數(shù)據(jù)，Y1為電荷泵充電電路的控制電壓，Y2為電荷泵放電電路的控制電壓，Y3為振蕩器的壓控電壓。

圖9 鎖相環(huán)實驗波形

鎖相環(huán)電路在正常工作時的平均功耗約為12.53mW。當模式一有效時，電路的平均功耗約為11.47mW，壓控電壓在2.81V2.95V范圍波動。當模式二有效時，電流僅為2.746uA，平均功耗約為14uW，此時低通濾波器中保存的壓控電壓值為2.89V，PLL重新正常上電時能快速鎖定振蕩頻率。

與傳統(tǒng)的用于USB設(shè)備中的鎖相環(huán)［10］比較，本文設(shè)計的鎖相環(huán)無需外接晶振就能正常工作，成本節(jié)省了近40%，提高了板級電路的面積利用率，降低了板級電路的復雜度。表1列出了主要性能指標的比較，可見本文設(shè)計的鎖相環(huán)在功耗方面有一定的優(yōu)勢，并且抖動和鎖定時間都在同類應(yīng)用鎖相環(huán)設(shè)計的指標之內(nèi)。

表1 本文鎖相環(huán)和同類應(yīng)用的鎖相環(huán)設(shè)計比較

4 結(jié)束語

本文提出了一種應(yīng)用于USB全速設(shè)備中的鎖相環(huán)設(shè)計方法，增加了時鐘信息提取單元和低功耗控制模塊，采用了改進型鑒頻鑒相器和差分延遲單元，可以輸出不同頻率的時鐘以供全速設(shè)備使用。該鎖相環(huán)工作時無需外接晶振，根據(jù)USB總線上12Mbit／s的數(shù)據(jù)信號就能實現(xiàn)頻率鎖定。48MHz本地時鐘輸出頻率范圍47.829MHz48.175MHz，時鐘抖動143ps，鎖定時間為7us，鎖相環(huán)功耗約為12.53mW，滿足USB總線協(xié)議要求，節(jié)省了成本，避免了現(xiàn)有方法的不足。

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［1］ZHANG Yanlong.The design and realization of high precision DPLL in USB TT ＆ C system ［D］.Changsha：National University of Defense Technology，2008 （in Chinese）. ［張彥龍.USB測控系統(tǒng)中高精度數(shù)字鎖相環(huán)的設(shè)計與實現(xiàn) ［D］.長沙：國防科學技術(shù)大學，2008.］

［2］CHEN Qingsong，WANG Jian.USB data transfer ［J］.Computer Engineering and Design，2006，27 （11）：2077－2079 （in Chinese）.［陳青松，王健.通用串行總線數(shù)據(jù)傳輸 ［J］.計算機工程與設(shè)計，2006，27 （11）：2077－2079.］

［3］Behzad Razavi.Design of analog CMOS integrated circuits［M］.CHEN Guican，transl.Xi’an：Xi’an Jiaotong University Publishing，2009：432－472 （in Chinese）.［畢查德·拉扎維.模擬CMOS集成電路設(shè)計 ［M］.陳貴燦，譯.西安：西安交通大學出版社，2009：432－472.］

［4］Roland E Best.Phase－locked loops design，simulation，and applications ［M］.Roland E Best. McGraw－Hill Professional Publishing，2007：482.

［5］Nanda Kumar Lakkoju，Sateesh Gudla，Bhanu Sridhar Mantravadi.AVR－USB data acquisition ［C］／／Kanyakumari，In－dia：3rd International Conference on Electronics Computer Technology April，2011：35－39.

［6］WANG Lei.Design of fully differential ring OSC for the CMOS phase locked loop ［D］.Shanghai：East China Normal University，2009（in Chinese）. ［王磊.基于全差分環(huán)形振蕩器的CMOS鎖相環(huán)設(shè)計 ［D］.上海：華東師范大學，2009.］

［7］XU Jiang，LIU Yuan，YU Qi.CMOS charge pump phase locked loop design with wide range and quick lock ［J］.Electronic Component ＆Device Applications，2010，12 （1）：72－76 （in Chinese）.［徐江，劉元，于奇.寬范圍快鎖定CMOS電荷泵鎖相環(huán)的設(shè)計［J］.電子元器件應(yīng)用，2010，12 （1）：72－76.］

［8］WEI Jianjun，LI Chunchang， KANG Jichang.Self－biased charge pump PLL with adaptive bandwidth ［J］.Journal of Sichuan University （Engineering Science Edition），2010，42（2）：188－194 （in Chinese）.［魏建軍，李春昌，康繼昌.自偏置自適應(yīng)電荷泵鎖相環(huán) ［J］.四川大學學報 （工程科學版），2010，42 （2）：188－194.］

［9］WANG Jin.The research and design of CMOS charge－pump phase－locked loop ［D］.Xi’an：Northwest University，2008（in Chinese）. ［王瑾.CMOS電荷泵鎖相環(huán)的研究與設(shè)計［D］.西安：西北大學，2008.］

［10］WANG Ying.Design and application of low jitter phase locked loop ［D］.Shanghai：Shanghai Jiaotong University，2008（in Chinese）.［王穎.低抖動鎖相環(huán)設(shè)計及應(yīng)用 ［D］.上海：上海交通大學，2008.］