基于FPGA數(shù)字頻率計的設(shè)計

摘要：介紹了一種以FPGA作為核心器件，以Verilog作為描述語言的數(shù)字頻率計測量方法，并通過Quartus II軟件對編寫的代碼進行了時序仿真，驗證了設(shè)計的正確性。

關(guān)鍵詞：頻率計；FPGA；Verilog HDL

中圖分類號：TN713 文獻識別碼：A 文章編號：1001-828X（2016）033-000-01

隨著電子技術(shù)的發(fā)展，頻率的測量已經(jīng)成為非常熱門的話題，應(yīng)用范圍也隨之更加廣泛。大多數(shù)的數(shù)字頻率計都習慣采用單片機來實現(xiàn)，但是單片機本身也存在很多不足：時鐘頻率有限；PCB版的集成度不高。因此單片機很難使頻率計的工作頻率得到提高。為此，采用可編程邏輯器件來實現(xiàn)數(shù)字頻率計的設(shè)計，使其得到改善。

本設(shè)計主要包含兩大功能：脈沖信號頻率測量及占空比測量。

一、系統(tǒng)總體設(shè)計

圖1 系統(tǒng)設(shè)計框圖

系統(tǒng)總體設(shè)計框圖如圖1所示。首先將待測脈沖信號fx分別通過測頻模塊和占空比測量模塊進行頻率及占空比的測量；然后將測出的頻率值與占空比值經(jīng)過數(shù)制轉(zhuǎn)換模塊將二進制數(shù)轉(zhuǎn)換為BCD碼，最后再通過數(shù)碼管將測量結(jié)果直觀地顯示出來。

二、測量原理

1.頻率測量原理

主要思路是：在1s的閘門時間內(nèi)，統(tǒng)計出待測信號的上升沿個數(shù)。由公式（1）則可計算出被測信號的頻率。

（1）

式中N是指閘門信號內(nèi)對被測信號的計數(shù)值，T為閘門時間。

頻率測量原理波形圖如圖2所示。閘門信號en主要用于對計數(shù)器的工作狀態(tài)進行控制。當閘門信號為高電平時，在待測信號的上升沿到來時，計數(shù)器開始對脈沖信號的上升沿進行計數(shù)；而當閘門信號為低電平時，計數(shù)器停止計數(shù)，則1s的閘門時間內(nèi)計數(shù)器的計數(shù)值即為被測信號的頻率[1]。

圖2頻率測量原理波形圖

2.占空比測量原理

占空比是指在一個脈沖周期中高電平所占的百分比。本設(shè)計采用的測量方法是間接測量法，即測出脈沖周期和脈沖信號的高電平持續(xù)時間T1。根據(jù)脈沖占空比的定義可以得出：

（2）

由式（2）可知，要測出脈沖信號占空比，必須測出T1。以1MHz信號為計數(shù)的頻率基準，當待測信號為高電平時進行計數(shù)，即可測出T1。

三、基于FPGA的頻率及占空比測量模塊設(shè)計

以FPGA作為核心器件，采用Verilog HDL對脈沖信號頻率及占空比測量模塊進行了邏輯設(shè)計，并通過Quartus II軟件對編寫的代碼進行了時序仿真[2-3]，仿真波形圖如圖3所示。

圖3 頻率及占空比測量模塊仿真波形圖

圖3中，clk為系統(tǒng)時鐘信號，被測信號fx的頻率設(shè)置為25Hz，占空比設(shè)置為50%。n為被測信號頻率測量值；D為被測信號占空比測量值。仿真結(jié)果與設(shè)定值一致，驗證了設(shè)計的正確性。

參考文獻：

[1]王振紅.基于VHDL語言的數(shù)字頻率計的設(shè)計[J].北方工業(yè)大學，2006，32（03）：234-237.

[2]梁淼，劉會軍.數(shù)字系統(tǒng)電子自動化設(shè)計教程[M].北京：北京理工大學出版社，2008：1-59.

[3]王金明.Verilog HDL程序設(shè)計教程[M].北京：人民郵電出版社，2004：10-30.

作者簡介：雷能芳（1973-），女，陜西澄城人，講師，主要從事電路系統(tǒng)設(shè)計自動化，數(shù)據(jù)采集與傳輸研究。