一種降低DRAM系統(tǒng)刷新功耗的混合主存設(shè)計(jì)

楊 凱，趙彥卿，徐 娟，薛曉勇，林殷茵

(復(fù)旦大學(xué) 專用集成電路與系統(tǒng)國家重點(diǎn)實(shí)驗(yàn)室，上海 201203)

一種降低DRAM系統(tǒng)刷新功耗的混合主存設(shè)計(jì)

楊 凱，趙彥卿，徐 娟，薛曉勇，林殷茵

(復(fù)旦大學(xué) 專用集成電路與系統(tǒng)國家重點(diǎn)實(shí)驗(yàn)室，上海 201203)

傳統(tǒng)計(jì)算機(jī)體系結(jié)構(gòu)中主存由動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)構(gòu)成，而DRAM的刷新功耗隨容量的增大而急劇增大．為應(yīng)對(duì)這一問題，業(yè)界開始關(guān)注新型非易失性存儲(chǔ)器(NVM)．NVM具有掉電后數(shù)據(jù)不會(huì)丟失、不需刷新的優(yōu)勢(shì)，然而它們?nèi)匀惶幱谘芯侩A段，單顆芯片的容量和價(jià)格不足以媲美DRAM，距離大批量投入商用仍有一段距離，因此，DRAM和NVM的新型混合主存結(jié)構(gòu)被認(rèn)為是下一代主存．本文提出一種Significance-Aware Pages Allocation(SA-PA)混合主存設(shè)計(jì)方案，通過將關(guān)鍵頁分配到DRAM中，非關(guān)鍵頁分配到相變存儲(chǔ)器(PCM)中，采用DRAM和PCM并行結(jié)構(gòu)，并采用Reset-Speed技術(shù)提高PCM的寫速度，從而實(shí)現(xiàn)在不過分降低系統(tǒng)性能的前提下降低系統(tǒng)功耗的目的．結(jié)果表明，本文提出的SA-PA混合主存結(jié)構(gòu)使得系統(tǒng)功耗平均下降25.78%，而系統(tǒng)性能僅下降1.34%．

動(dòng)態(tài)隨機(jī)存儲(chǔ)器； 相變存儲(chǔ)器； 混合主存結(jié)構(gòu)； 刷新功耗； 頁分配

傳統(tǒng)的主存由動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(Dynamic Random Access Memory, DRAM)構(gòu)成，DRAM通過電容兩邊的電荷來存儲(chǔ)數(shù)據(jù)，而電荷會(huì)不斷泄漏，因此DRAM需要進(jìn)行周期性刷新操作來保持?jǐn)?shù)據(jù)完整．固態(tài)技術(shù)協(xié)會(huì)(Joint Electron Device Engineering Council, JEDEC)標(biāo)準(zhǔn)規(guī)定DRAM的刷新周期為64ms，即每隔64ms DRAM所有行需要完成一次刷新操作．因此，隨著DRAM容量的不斷增加，DRAM的行數(shù)也不斷增加，這意味著需要以更短的刷新間隔，即更高的刷新頻率完成DRAM的刷新操作；另外，隨著工藝尺寸的微縮，DRAM存儲(chǔ)單元的漏電問題越來越嚴(yán)重，刷新電流不斷增大．當(dāng)DRAM的容量達(dá)到64Gb時(shí)，刷新功耗幾乎占到總功耗的50%[1]．所以，DRAM刷新功耗的增大成為目前其面臨的巨大挑戰(zhàn)，如何降低DRAM刷新功耗成為業(yè)界研究的熱點(diǎn)．

新型非易失性存儲(chǔ)器(Non-Volatile Memory, NVM)包括相變存儲(chǔ)器(Phase-Change Memory, PCM)[2]、磁存儲(chǔ)器(Magnetic Random Access Memory, MRAM)[3]、阻變存儲(chǔ)器(Resistive Random Access Memory, RRAM)[4]等，因其不需要刷新被認(rèn)為是下一代DRAM的替代者．然而它們?nèi)匀惶幱谘芯侩A段，單顆芯片的容量和價(jià)格與DRAM相距甚遠(yuǎn)，距離量產(chǎn)商用仍有一段距離，因此，DRAM和NVM的新型混合主存結(jié)構(gòu)應(yīng)運(yùn)而生．混合主存結(jié)合了DRAM和NVM兩者的優(yōu)勢(shì)，DRAM的速度快，而NVM無需刷新功耗且背景功耗小．本文提出了一種SA-PA(Significance-Aware Pages Allocation)混合主存設(shè)計(jì)，通過將關(guān)鍵頁放在DRAM中，非關(guān)鍵頁放在PCM中，采用DRAM和PCM并行結(jié)構(gòu)，并采用Reset-Speed技術(shù)提高PCM的寫速度，從而在系統(tǒng)性能微降的情況下實(shí)現(xiàn)有效降低功耗的目的．

1 研究背景

1.1PCM的基本結(jié)構(gòu)和工作原理

圖1 PCM單元結(jié)構(gòu)示意圖[2]Fig.1 Illustration of PCM bit cell structure

PCM是一種新型的非易失性存儲(chǔ)器，它是利用物質(zhì)相的變化導(dǎo)致阻值變化來實(shí)現(xiàn)信息存儲(chǔ)．其1T1R型存儲(chǔ)單元結(jié)構(gòu)如圖1所示[2]．WL(Word Line)表示存儲(chǔ)單元的字線，BL(Bit Line)表示存儲(chǔ)單元的位線．PCM中的“1R”由GST相變材料和加熱電極(Heater)構(gòu)成．當(dāng)施加一個(gè)時(shí)間短而幅度大的電流(脈寬在10ns左右，幅度在200μA左右)，Heater加熱使溫度升高到熔點(diǎn)以上，GST相變材料中有小部分熔化，中斷電流后，GST相變材料快速冷卻，凝固后停留在原子有序度很低的非晶態(tài)，此時(shí)“1R”表現(xiàn)為高阻，存儲(chǔ)數(shù)據(jù)記為“0”；當(dāng)施加一個(gè)時(shí)間長而幅度小的電流(脈寬通常為幾十到100ns，幅度為幾十μA)，Heater加熱使溫度升高至晶化溫度以上、熔點(diǎn)以下，GST相變材料開始結(jié)晶，原子有序度逐漸升高，最后轉(zhuǎn)變成晶態(tài)，此時(shí)“1R”表現(xiàn)為低阻，存儲(chǔ)數(shù)據(jù)記為“1”．對(duì)“1R”兩端加一個(gè)小電壓，根據(jù)電阻的高低即可讀出所存儲(chǔ)的數(shù)據(jù)．

1.2國際上已有的降低DRAM系統(tǒng)刷新功耗的方案

Liu等[5]提出了一種通過降低存儲(chǔ)器局部刷新頻率來實(shí)現(xiàn)系統(tǒng)低功耗的算法方案——Flikker算法．具體做法是將DRAM分為正常刷新(High Refresh)區(qū)域和低頻率刷新(Low Refresh)區(qū)域，關(guān)鍵數(shù)據(jù)分配至正常刷新區(qū)域，非關(guān)鍵數(shù)據(jù)分配至低頻率刷新區(qū)域，通過降低刷新功耗從而實(shí)現(xiàn)降低系統(tǒng)功耗的目的．Flikker算法如圖2所示，程序編寫者定義程序中的關(guān)鍵對(duì)象(Critical Objects)和非關(guān)鍵對(duì)象(Non-Critical Objects)；當(dāng)程序開始運(yùn)行時(shí)，Runtime System將關(guān)鍵對(duì)象在緩存(Cache)中分配在關(guān)鍵頁，將非關(guān)鍵對(duì)象分配在非關(guān)鍵頁；然后操作系統(tǒng)通過虛擬地址-物理地址的映射，將關(guān)鍵頁分配在DRAM的正常刷新區(qū)域，非關(guān)鍵頁分配在低頻率刷新區(qū)域．正常刷新區(qū)域采用JEDEC標(biāo)準(zhǔn)-64ms刷新周期進(jìn)行刷新，確保關(guān)鍵數(shù)據(jù)的可靠性；低頻率刷新區(qū)域以1s刷新周期進(jìn)行刷新，大大降低了刷新功耗．

圖2 Flikker系統(tǒng)示意圖[5]Fig.2 Illustration of Flikker system

然而，F(xiàn)likker方案存在以下2個(gè)問題：

1) 保存在低刷新頻率區(qū)域的非關(guān)鍵數(shù)據(jù)可能會(huì)因無法保持而出錯(cuò)，從而導(dǎo)致程序出錯(cuò)；

2) 刷新頻率越低，出錯(cuò)率越高，說明刷新功耗降低程度和出錯(cuò)率是互相制約的，因此Flikker方案能降低的功耗有限．

2 SA-PA混合主存設(shè)計(jì)

2.1SA-PA混合主存結(jié)構(gòu)框圖

為了解決Flikker方案中低頻率刷新帶來的出錯(cuò)率問題，本文提出一種共同SA-PA混合主存結(jié)構(gòu)，如圖3所示．混合主存由DRAM和PCM共同構(gòu)成，內(nèi)存控制器中包含DRAM Controller、PCM控制器以及定制分配器．應(yīng)用程序中，關(guān)鍵對(duì)象和非關(guān)鍵對(duì)象由程序員定義；當(dāng)應(yīng)用程序被系統(tǒng)調(diào)用，Runtime System將關(guān)鍵對(duì)象分配至Cache中的關(guān)鍵頁，將非關(guān)鍵對(duì)象分配至非關(guān)鍵頁；當(dāng)Cache和主存通信，操作系統(tǒng)通過內(nèi)存控制器中的定制分配器將關(guān)鍵頁分配到DRAM，將非關(guān)鍵頁分配到PCM；同樣的，當(dāng)Cache要從主存中讀取數(shù)據(jù)，若是關(guān)鍵數(shù)據(jù)則訪問DRAM，非關(guān)鍵數(shù)據(jù)則訪問PCM．

將非關(guān)鍵數(shù)據(jù)分配在PCM中，不僅可以有效地解決出錯(cuò)率的問題，而且由于PCM的特性，可從靜態(tài)功耗與刷新功耗兩方面降低系統(tǒng)功耗．然而，PCM取代部分DRAM也帶來了系統(tǒng)性能降低的問題，因此在PCM控制器中加入響應(yīng)序列(ReSp Queue)，用來提高PCM的寫速度．

圖3 SA-PA混合主存結(jié)構(gòu)框圖Fig.3 Diagram of SA-PA hybrid main memory architecture

SA-PA中Cache數(shù)據(jù)結(jié)構(gòu)如圖4所示．Valid是數(shù)據(jù)有效標(biāo)識(shí)位，Valid=1表示該數(shù)據(jù)有效，否則無效；Dirty是數(shù)據(jù)改寫標(biāo)識(shí)位，Dirty=1表示該數(shù)據(jù)被改寫，且還未寫回到主存，Dirty=0表示該數(shù)據(jù)和主存中相應(yīng)位置的數(shù)據(jù)保持一致；PRE和DONE標(biāo)識(shí)位與提高PCM寫速度的技術(shù)有關(guān)，具體在本文第4節(jié)說明，PRE=1表示CPU向PCM發(fā)送Reset-Speed命令，DONE=1表示PCM完成了Reset-Speed并反饋給CPU；CRIT是關(guān)鍵數(shù)據(jù)標(biāo)識(shí)位，CRIT=1表示該數(shù)據(jù)是關(guān)鍵數(shù)據(jù)，需分配至DRAM中，CRIT=0表示該數(shù)據(jù)是非關(guān)鍵數(shù)據(jù)，需分配至PCM中．

圖4 SA-PA結(jié)構(gòu)中Cache數(shù)據(jù)結(jié)構(gòu)Fig.4 Cache data structure in the SA-PA architecture

2.2SA-PA混合主存結(jié)構(gòu)操作算法

圖5是SA-PA混合主存結(jié)構(gòu)的操作算法．如圖所示，程序員預(yù)先在應(yīng)用程序中定義好關(guān)鍵數(shù)據(jù)和非關(guān)鍵數(shù)據(jù)．程序加載后，如果系統(tǒng)收到讀請(qǐng)求，分配器根據(jù)數(shù)據(jù)類型識(shí)別是否是關(guān)鍵數(shù)據(jù)；若是關(guān)鍵數(shù)據(jù)，則內(nèi)存控制器將該讀請(qǐng)求發(fā)送給DRAM，找到數(shù)據(jù)后將數(shù)據(jù)輸出到總線，將數(shù)據(jù)讀入Cache中的關(guān)鍵頁，并將標(biāo)識(shí)位CRIT置1；若是非關(guān)鍵數(shù)據(jù)，則內(nèi)存控制器將該讀請(qǐng)求發(fā)送給PCM，數(shù)據(jù)經(jīng)過總線讀入Cache的非關(guān)鍵頁，并將標(biāo)識(shí)位CRIT置0．如果系統(tǒng)收到寫請(qǐng)求，分配器根據(jù)標(biāo)識(shí)位識(shí)別是關(guān)鍵頁還是非關(guān)鍵頁；若是關(guān)鍵頁，則內(nèi)存控制器將寫請(qǐng)求發(fā)送至DRAM，將相應(yīng)的關(guān)鍵數(shù)據(jù)寫入DRAM；若是非關(guān)鍵頁，則內(nèi)存控制器將寫請(qǐng)求發(fā)送至PCM，將相應(yīng)的非關(guān)鍵數(shù)據(jù)寫入PCM．

圖5 SA-PA混合主存操作算法Fig.5 Operation algorithm of SA-PA hybrid main memory architecture

2.3關(guān)鍵數(shù)據(jù)和非關(guān)鍵數(shù)據(jù)劃分

關(guān)鍵數(shù)據(jù)和非關(guān)鍵數(shù)據(jù)的劃分是SA-PA算法中最為重要的問題．關(guān)鍵數(shù)據(jù)和非關(guān)鍵數(shù)據(jù)的比例越低，分配到PCM中的數(shù)據(jù)越多，那么系統(tǒng)功耗節(jié)省得越多，但是PCM的寫速度使得系統(tǒng)的性能變差得越多，因此，系統(tǒng)的功耗和性能相互矛盾，兩者如何折衷取決于關(guān)鍵數(shù)據(jù)和非關(guān)鍵數(shù)據(jù)的劃分．

Flikker算法中[5]統(tǒng)計(jì)了幾個(gè)常用程序的不同數(shù)據(jù)類型的內(nèi)存占用量，如表1所示．內(nèi)存空間分為代碼(code)區(qū)、全局(global)/靜態(tài)(stack)存儲(chǔ)區(qū)、堆區(qū)和棧區(qū)、相應(yīng)地，程序中的函數(shù)代碼存放在代碼區(qū)，全局變量、靜態(tài)數(shù)據(jù)和常量存放在全局/靜態(tài)存儲(chǔ)區(qū)，動(dòng)態(tài)變量存儲(chǔ)在堆區(qū)，局部變量存儲(chǔ)在棧區(qū)．局部變量根據(jù)其使用頻率和周期，可以進(jìn)一步分為Crit-Heap和Noncrit-Heap．

表1 不同數(shù)據(jù)類型的內(nèi)存占用量[5](以4kB頁為單位)

如表2所示，本文提出3種關(guān)鍵數(shù)據(jù)和非關(guān)鍵數(shù)據(jù)的劃分模式： 高性能模式只將非關(guān)鍵堆數(shù)據(jù)劃分為非關(guān)鍵數(shù)據(jù)，其他為關(guān)鍵數(shù)據(jù)；性能-功耗折衷模式將代碼和全局?jǐn)?shù)據(jù)中的全局變量劃分為關(guān)鍵數(shù)據(jù)，其他為非關(guān)鍵數(shù)據(jù)；低功耗模式只將代碼劃分為關(guān)鍵數(shù)據(jù)，其他為非關(guān)鍵數(shù)據(jù)．根據(jù)表1，對(duì)各種不同的數(shù)據(jù)類型的內(nèi)存訪問量取平均值，估算得到關(guān)鍵數(shù)據(jù)與非關(guān)鍵數(shù)據(jù)的比例： 高性能模式為2∶1；性能-功耗折衷模式為1∶4；低功耗模式為1∶37．

表2 在SA-PA結(jié)構(gòu)中關(guān)鍵數(shù)據(jù)與非關(guān)鍵數(shù)據(jù)的3種劃分模式

3 SA-PA效果評(píng)估

基于Gem5+Dramsim2仿真平臺(tái)對(duì)SA-PA方案進(jìn)行效果評(píng)估，3種方案的參數(shù)配置如表3所示．Baseline采用40MB的DRAM，刷新周期為64ms;Flikker方案中設(shè)定關(guān)鍵數(shù)據(jù)和非關(guān)鍵數(shù)據(jù)比例為1∶4，正常刷新的DRAM容量為8MB，以64ms進(jìn)行刷新，低頻率刷新的DRAM容量為32MB，以1s進(jìn)行刷新： SA-PA方案中評(píng)估性能-功耗折衷模式，設(shè)定關(guān)鍵數(shù)據(jù)和非關(guān)鍵數(shù)據(jù)比例為1∶4，DRAM容量為8MB，以64ms刷新，PCM容量為32MB，不需刷新．

表3 SA-PA方案效果評(píng)估仿真實(shí)驗(yàn)參數(shù)配置

采用SPLASH2測(cè)試程序集中的7個(gè)測(cè)試程序進(jìn)行仿真： FFT、Radix、WaterSpatial、WaterNSquared、FMM、LUContig和OceanContig，并計(jì)算其平均值，SA-PA混合主存結(jié)構(gòu)功耗仿真結(jié)果如圖6所示．

圖6 本文提出的SA-PA混合主存結(jié)構(gòu)功耗仿真結(jié)果Fig.6 Power simulation results of the proposed SA-PA hybrid main memory architecture

從仿真結(jié)果可以看出，SA-PA混合主存結(jié)構(gòu)相比于Baseline來說功耗平均下降25.78%，而Flikker方案相比于Baseline功耗平均僅下降8.97%，SA-PA混合主存結(jié)構(gòu)相比于Flikker方案功耗平均下降18.46%，這是因?yàn)镕likker方案僅僅減少了DRAM的刷新功耗部分，而SA-PA在無需刷新功耗的同時(shí)相比DRAM還降低了靜態(tài)功耗．尤其地，對(duì)于WaterSpatial、WaterNSquared、FMM、LUContig來說，CPU對(duì)主存的訪問較少，PCM的讀寫功耗較低，在這些特定應(yīng)用環(huán)境中，SA-PA混合結(jié)構(gòu)相比于Baseline功耗下降45.12%～67.42%．

SA-PA混合主存結(jié)構(gòu)性能仿真結(jié)果如圖7所示．系統(tǒng)性能由歸一化CPI(Cycles Per Instrution，每條指令執(zhí)行所需的時(shí)鐘周期，并做歸一化處理)來表征．從仿真結(jié)果可以看到，SA-PA混合主存結(jié)構(gòu)相比于Baseline性能平均下降15.63%．由于刷新造成系統(tǒng)讀寫操作需等待，而Flikker降低了刷新頻率，因此系統(tǒng)性能相比于Baseline提升0.28%．

圖7 本文提出的SA-PA混合主存結(jié)構(gòu)系統(tǒng)性能仿真結(jié)果Fig.7 Performance simulation results of the proposed SA-PA hybrid main memory architecture

4 SA-PA中提高PCM寫速度的方法

4.1采用Reset-Speed技術(shù)提高PCM寫速度

由于PCM特殊的物理結(jié)構(gòu)，PCM的Reset操作比Set操作的速度快得多,Set操作時(shí)間約為Reset的8倍[6]．基于這一點(diǎn)，本文采用一種Reset-Speed(ReSp)方法用于SA-PA混合主存結(jié)構(gòu)[7]，來提高PCM的寫速度，其結(jié)構(gòu)框圖如圖8所示．

圖8 在SA-PA結(jié)構(gòu)中采用Reset-Speed技術(shù)提高PCM寫速度結(jié)構(gòu)框圖Fig.8 Diagram of Reset-Speed scheme for improving PCM write speed in the SA-PA architecture

在PCM控制器中增加ReSp Queue, Reset-Speed操作發(fā)生在CPU對(duì)PCM訪問的情況下，此時(shí)DRAM處于空閑狀態(tài)．當(dāng)Cache中的非關(guān)鍵數(shù)據(jù)(CRIT=0)被第一次被改寫，Cache只需將該數(shù)據(jù)對(duì)應(yīng)的地址傳送給ReSp Queue，因此ReSp Queue比Write Queue和Read Queue都要小．然后PCM控制器向PCM發(fā)送Reset-Speed請(qǐng)求，并把ReSp Queue中的地址發(fā)送給PCM，PCM對(duì)相應(yīng)地址的所有cell行全部進(jìn)行Set操作，完成后反饋一個(gè)信號(hào)給CPU．隨后CPU和Cache繼續(xù)通信，CPU對(duì)Cache中的數(shù)據(jù)不斷改寫，但是因?yàn)橄鄳?yīng)的PCM行已經(jīng)全部Set，所以此時(shí)無需再對(duì)PCM發(fā)送Reset-Speed請(qǐng)求，因此只有Cache中的非關(guān)鍵數(shù)據(jù)第一次被改寫時(shí)，PCM控制器才向PCM發(fā)送Reset-Speed請(qǐng)求．當(dāng)Cache中的非關(guān)鍵數(shù)據(jù)被驅(qū)逐，需要寫回到PCM中，只需對(duì)需要寫“0”的PCM存儲(chǔ)單元進(jìn)行Reset操作．因此，Reset-Speed操作時(shí)間的窗口是從Cache數(shù)據(jù)第一次被改寫，到該數(shù)據(jù)被寫回到PCM中．

極端情況下，當(dāng)PCM控制器向PCM發(fā)出Reset-Speed請(qǐng)求，PCM正在進(jìn)行Reset-Speed操作且并未完成，而此時(shí)Cache中相應(yīng)數(shù)據(jù)被驅(qū)逐需要寫回到PCM時(shí)，即Dirty=0、PRE=1、DONE=0，那么PCM控制器向PCM發(fā)送Reset-Speed中止請(qǐng)求和數(shù)據(jù)寫回請(qǐng)求，立即將數(shù)據(jù)寫回到PCM的相應(yīng)位置．因此，Reset-Speed技術(shù)中，寫操作的優(yōu)先級(jí)高于Reset-Speed操作．

Reset-Speed操作隱藏在CPU與Cache通信過程中，而Cache對(duì)PCM的寫操作只發(fā)生Reset操作，因此Reset-Speed技術(shù)提高了PCM的寫速度，彌補(bǔ)了引入PCM帶來的系統(tǒng)性能降低問題．

4.2Reset-Speed技術(shù)效果評(píng)估

SA-PA采用Reset-Speed技術(shù)的系統(tǒng)性能仿真結(jié)果如圖9所示．SA-PA_noReSp表示沒有使用Reset-Speed技術(shù)的混合主存結(jié)構(gòu)，SA-PA_withReSp表示采用Reset-Speed技術(shù)的混合主存結(jié)構(gòu)．從仿真結(jié)果來看，SA-PA_withReSp相比于SA-PA_noReSp提升了12.35%，相比于Baseline僅下降1.34%．

圖9 SA-PA采用Reset-Speed技術(shù)的系統(tǒng)性能仿真結(jié)果Fig.9 Performance simulation results of SA-PA using Reset-Speed scheme

5 SA-PA方案與Flikker方案對(duì)比

SA-PA方案與Flikker方案對(duì)比如表4所示．Flikker方案是通過降低非關(guān)鍵數(shù)據(jù)存放區(qū)域的刷新頻率，來降低該部分DRAM的刷新功耗，但是降低刷新頻率會(huì)帶來出錯(cuò)率的問題，因此Flikker方案中功耗降低程度受到出錯(cuò)率的限制，仿真表明功耗降低8.97%．而SA-PA混合結(jié)構(gòu)中PCM的靜態(tài)功耗比DRAM小而且無需刷新功耗，仿真結(jié)果表明功耗降低25.78%；此外，F(xiàn)likker方案降低局部刷新頻率造成系統(tǒng)性能提升，但是Flikker方案工作在自刷新模式，當(dāng)喚醒到正常工作模式需要一定時(shí)間，造成系統(tǒng)性能降低，兩個(gè)效果共同作用，仿真表明系統(tǒng)性能提升0.28%，而SA-PA采用Reset-Speed技術(shù)后寫速度接近DRAM，系統(tǒng)性能平均降低1.34%．

表4 本文提出的SA-PA方案與Flikker方案對(duì)比

6 結(jié) 論

針對(duì)目前DRAM遭遇的刷新功耗問題，國際上提出一些應(yīng)對(duì)方法，比如Flikker方案通過降低刷新頻率來降低功耗，但是會(huì)帶來非關(guān)鍵數(shù)據(jù)出錯(cuò)的問題，功耗降低程度受到數(shù)據(jù)出錯(cuò)率的制約而無法下降太多．本文提出一種Significance-Aware Pages Allocation(SA-PA)混合主存設(shè)計(jì)方案，具體做法是通過將關(guān)鍵頁分配在DRAM中，非關(guān)鍵頁分配在PCM中，采用DRAM和PCM并行結(jié)構(gòu)，并且采用Reset-Speed技術(shù)提高PCM的寫速度，從而在不過分降低系統(tǒng)性能的情況下實(shí)現(xiàn)降低功耗的目的．基于Gem5+Dramsim2仿真實(shí)驗(yàn)平臺(tái)對(duì)所提出的SA-PA混合主存結(jié)構(gòu)進(jìn)行效果評(píng)估．仿真結(jié)果表明，本文提出的SA-PA混合主存結(jié)構(gòu)使得系統(tǒng)功耗平均下降25.78%，而系統(tǒng)性能僅下降1.34%．

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Abstract： In traditional computer architecture, main memory consists of Dynamic Random Access Memory(DRAM), but DRAM refresh power consumption increases rapidly with increasing capacity. To address this problem, the industry began to focus on the novel non-volatile memory(NVM). NVM have advantages of data won’t lost after power down and no refresh, but they are still in the research stage, and single-chip capacity and expensive price isn’t comparable to DRAM, so there is some time to be commercially used in large quantities, therefore, the novel hybrid DRAM and NVM architecture is considering as the next generation main memory. This paper presents a Significance-Aware Pages Allocation(SA-PA) hybrid main memory architecture design. With DRAM and PCM parallel structure, SA-PA allocates the critical pages in DRAM, and the non-critical pages in PCM. Furthermore, Reset-Speed technology is used in SA-PA for improving write speed of PCM. Simulation results show that, proposed SA-PA hybrid main memory architecture reduce system power consumption by an average 25.78%, while performance of the system fell only by 1.34%.

Keywords： dynamic random access memory; phase change memory; hybrid main memory architecture; refresh power; pages allocation

AHybridMainMemoryArchitectureDesignforReducingDRAMSystemRefreshPower

YANG Kai, ZHAO Yanqing, XU Juan, XUE Xiaoyong, LIN Yinyin

(StateKeyLaboratoryofASICandSystem,FudanUniversity,Shanghai201203,China)

TN402

A

0427-7104(2017)03-0328-08

2016-05-30

楊 凱(1992—)，男，碩士研究生；林殷茵，女，教授，通信聯(lián)系人，E-mail： yylin@fudan.edu.cn.