多總線地面測試設(shè)備中雙SDRAM控制器的設(shè)計

劉延飛,楊鐵阡,李 琪,倪 亮

(第二炮兵工程學(xué)院,西安 710025)

1 引 言

航空航天設(shè)備的測試通常根據(jù)不同測試對象的特征采用不同的測試總線,因此有必要提出一種多總線地面測試設(shè)備的設(shè)計方案,而測試設(shè)備需要讀寫速度快、容量大的存儲器來存儲采集的圖像數(shù)據(jù)和各種總線上傳輸?shù)臄?shù)據(jù)。在各種隨機存儲器中,SDRAM價格低、體積小、速度快、容量大、控制相對簡單,是比較理想的器件[1],但是SDRAM讀寫邏輯比較復(fù)雜,需要利用現(xiàn)場可編程邏輯器件對其進行控制[2]。另一方面,傳統(tǒng)的單片緩存器數(shù)據(jù)存儲量少、讀寫速度較慢,不能滿足目前某型導(dǎo)彈多總線地面測試設(shè)備傳輸數(shù)據(jù)量大、速度快的要求,為此設(shè)計了基于乒乓操作的雙SDRAM控制器,用于多總線地面測試設(shè)備中的實時圖像采集與數(shù)據(jù)處理。

2 多總線地面測試設(shè)備設(shè)計思想

基于FPGA芯片高速、高集成度、編程靈活等優(yōu)點,多總線地面測試設(shè)備以FPGA器件為控制核心,采用硬件描述語言Verilog進行編程設(shè)計[3],可以方便地實現(xiàn)數(shù)據(jù)的不間斷采集、存儲和顯示等功能。其工作原理為:采集數(shù)據(jù)時,圖像發(fā)生裝置將實時圖像數(shù)據(jù)通過 DS90C124轉(zhuǎn)換、FPGA控制,存儲在SDRAM中;數(shù)據(jù)上傳時,通過專用接口芯片PCI9054將SDRAM中存儲的數(shù)據(jù)通過PXI總線傳輸至上位機,完成圖像數(shù)據(jù)的上傳;圖像顯示時,上位機經(jīng)PXI總線將采集的圖像數(shù)據(jù)通過PCI9054后輸出到SDRAM,FPGA控制SDRAM讀數(shù)據(jù),通過DS90C241轉(zhuǎn)換,實現(xiàn)圖像的顯示[4]。上位機也可以通過發(fā)送指令,直接將保存在SDRAM中的數(shù)據(jù)經(jīng)DS90C241轉(zhuǎn)換后輸出顯示。利用同步RS485總線進行測試時,上位機向RS485驅(qū)動發(fā)送一個請求幀,隨后轉(zhuǎn)入數(shù)據(jù)接收等待狀態(tài),有同步串行數(shù)據(jù)到來時,首先完成HDLC協(xié)議分析,然后將其轉(zhuǎn)換為16位并行數(shù)據(jù)由FPGA控制存入SDRAM中,當上位機讀取數(shù)據(jù)時,將SDRAM中暫存的數(shù)據(jù)發(fā)送到上位機進行數(shù)據(jù)存儲。利用CAN總線進行測試時,上位機將采集的圖像與預(yù)先存儲的特征圖進行比較,根據(jù)對應(yīng)的誤差解算出控制指令,通過CAN總線接口發(fā)送給被測對象,同時被測對象將執(zhí)行機構(gòu)的相關(guān)數(shù)據(jù)通過CAN總線接口上傳至上位機,實現(xiàn)數(shù)據(jù)的實時處理與顯示。其整體設(shè)計框圖如圖1所示。

圖1 多總線地面測試設(shè)備結(jié)構(gòu)框圖Fig.1 Structure of mutibus ground-based test equipment

3 SDRAM控制器方案

SDRAM具有空間存儲量大、讀寫速度快、價格相對便宜的特點,適用于本系統(tǒng)。但其控制邏輯復(fù)雜,需要周期性刷新操作、行列管理、不同延時和命令序列等[5]。根據(jù)系統(tǒng)對圖像存儲容量及讀寫速度要求,本文采用了三星公司的K4S511632B-TC(L)。

SDRAM控制器針對SDRAM的指令操作特點,為SDRAM提供同步命令接口和時序邏輯控制,下面將以ALTERA公司的CycloneⅡ系列芯片中的EP2C70F67218為例,介紹SDRAM控制器的具體設(shè)計方法。圖2為SDRAM控制器的接口原理圖。

圖2 SDRAM控制器接口原理圖Fig.2 Schematic diagram of interface for SDRAM controller

SDRAM控制器作為頂層模塊,由3個主要模塊組成:接口控制模塊、命令解析模塊、數(shù)據(jù)通路模塊[6]。下面將介紹各個模塊的功能及Verilog語言實現(xiàn)方法。

3.1 接口控制模塊

接口控制模塊主要實現(xiàn)的功能是將輸入的命令變量CMD[2∶0]翻譯成接口指令和對刷新計數(shù)器的控制指令[7],如圖3所示。首先通過狀態(tài)機來完成對 CMD[2∶0]的解析,根據(jù)CMD[2∶0]的值來決定狀態(tài)的轉(zhuǎn)移,完成對 CMD[2∶0]的解碼,實現(xiàn)SDRAM的預(yù)充電、刷新、讀、寫等功能。

圖3 接口控制模塊Fig.3 Interface controller module

3.2 命令解析模塊

該模塊主要實現(xiàn)對輸入的指令請求進行仲裁判斷,并將仲裁后要執(zhí)行的指令解碼成SDRAM需要的RAS、CAS等信號,從而實現(xiàn)對SDRAM的控制[8],如圖4所示。

圖4 命令解析模塊Fig.4 Command analyzer module

部分代碼如下:

3.3 數(shù)據(jù)通路模塊

數(shù)據(jù)通路模塊主要是在讀寫命令期間處理數(shù)據(jù)的路徑操作。模塊結(jié)構(gòu)圖如圖5所示。其中DQ是雙向數(shù)據(jù)線,用來傳輸從SDRAM讀出的數(shù)據(jù)和向SDRAM寫入的數(shù)據(jù)。無論是數(shù)據(jù)在讀出還是寫入時,都是在OE為高時有效。DM是由主機輸出的數(shù)據(jù)掩碼,通過DQM輸出到SDRAM的LDQM和UDQM管腳,進而控制SDRAM I/O緩沖的低字節(jié)和高字節(jié)[9],實現(xiàn)數(shù)據(jù)的有效傳輸。

圖5 數(shù)據(jù)通路模塊Fig.5 Data path module

3.4 緩存控制模塊與乒乓操作

在本測試設(shè)備中,數(shù)據(jù)是按幀傳輸?shù)?。FPGA把接收到的數(shù)據(jù)先存儲在其外接的SDRAM中,FPGA控制SDRAM再把數(shù)據(jù)通過PCI9054上傳至上位機。如果FPGA外接一片SDRAM會使數(shù)據(jù)傳輸效率大打折扣。為了提高傳輸速度,體現(xiàn)面積換取速度的思想,測試設(shè)備數(shù)據(jù)流傳輸使用兩片SDRAM進行乒乓操作[10],如圖6所示。乒乓操作的最大特點是通過“輸入數(shù)據(jù)選擇單元”和“輸出數(shù)據(jù)選擇單元”按節(jié)拍相互配合地切換,將經(jīng)過緩沖的數(shù)據(jù)流沒有停頓地送到“數(shù)據(jù)流運算處理模塊”進行運算與處理。對于整個控制器而言輸入數(shù)據(jù)流和輸出數(shù)據(jù)流都是連續(xù)不斷的,很好地實現(xiàn)了數(shù)據(jù)的無縫緩沖與處理。

圖6 乒乓操作工作原理圖Fig.6 Schematic diagram of ping-pong operation

其部分代碼如下:

4 SDRAM控制器的FPGA實現(xiàn)

本文設(shè)計的SDRAM控制器基于Verilog語言編寫程序,所選用的軟件為QuartusⅡ8.1,利用軟件進行綜合優(yōu)化。代碼下載到系統(tǒng)后運行性能良好,能夠較好地完成SDRAM與FPGA的數(shù)據(jù)交換。圖7為在Quartus環(huán)境下的功能仿真。當CMD[2∶0]為001時開始讀取數(shù)據(jù)總線上的數(shù)據(jù),行、列選通信號依次有效,SDRAM內(nèi)部數(shù)據(jù)讀出至DATAOUT[15∶0]。

圖7 讀數(shù)據(jù)時功能仿真Fig.7 Function simulation for reading data

5 總 結(jié)

本文結(jié)合SDRAM控制指令的特點,詳細地介紹了一種基于FPGA的雙SDRAM控制器的設(shè)計方案。重點研究了SDRAM各個基本操作如初始化、行有效、列讀寫以及突發(fā)操作等等,分析了SDRAM控制器的基本功能以及指令操作特點。經(jīng)過軟件仿真和代碼調(diào)試,證明本控制器能夠應(yīng)用于多總線地面測試設(shè)備中,具有良好的開發(fā)利用前景。

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