陳培倉(cāng),寇春梅,朱 宏
(中國(guó)電子科技集團(tuán)公司第58研究所,江蘇 無(wú)錫 214035)
作為Foundry線的一個(gè)基本標(biāo)志就是定期對(duì)外發(fā)布其工藝模型參數(shù),擁有一套適合自己工藝的Spice模型是每條Foundry線最根本要求,本文將主要基于作者單位的工藝水平及現(xiàn)狀,選用典型的3 μm、N型襯底、雙多晶、雙金屬工藝[2],研究工藝模型的主要建立過(guò)程,并簡(jiǎn)單演示基于業(yè)內(nèi)標(biāo)準(zhǔn)的Bsimpro3V3模型提取軟件DC模型的提取擬合情況。
低漏電探針臺(tái)、半導(dǎo)體參數(shù)測(cè)試儀、載有提取和控制軟件的計(jì)算機(jī)、待提取用的工藝圓片。
本次模型我們選擇26個(gè)測(cè)試用管,其中NMOS管13個(gè),PMOS管13個(gè),具體詳見表1。
表1 測(cè)試用管的寬長(zhǎng)比分布情況
本次實(shí)驗(yàn)我們選用的是3.0 μm工藝進(jìn)行流片,簡(jiǎn)要工藝步驟如圖1所示。
圖1 工藝流程圖
根據(jù)上述給定的溫度、測(cè)試偏置條件對(duì)所選取的管子用4200半導(dǎo)體參數(shù)測(cè)試儀進(jìn)行DC參數(shù)測(cè)試,用載有Bsimpro軟件的計(jì)算機(jī)控制4200進(jìn)行測(cè)試,具體的測(cè)試條件見表2和表3。所有的測(cè)試數(shù)據(jù)必須來(lái)自同一片晶圓的同一個(gè)芯片,且必須在低漏電的環(huán)境下進(jìn)行測(cè)試。
表2 標(biāo)準(zhǔn)NMOSFET的I-V測(cè)試條件
表3 標(biāo)準(zhǔn)PMOSFET的I-V測(cè)試條件
采集好的數(shù)據(jù)需要進(jìn)行必要的檢查和物理驗(yàn)證,主要是檢查是否符合特征尺寸比例,如飽和電流與MOS管柵寬成線性關(guān)系等;檢查曲線是否符合常規(guī)的物理模型,如短溝效應(yīng)、DIBL效應(yīng)等??蓪y(cè)試好的一組數(shù)據(jù)導(dǎo)入bsimpro軟件中,通過(guò)軟件功能繪制各式電流電壓關(guān)系曲線進(jìn)行檢查,如閾值對(duì)寬度和長(zhǎng)度的關(guān)系,飽和電流對(duì)寬度和長(zhǎng)度的關(guān)系等。圖2所示是閾值對(duì)各式溝道長(zhǎng)度的關(guān)系圖。
圖2 閾值對(duì)各式溝道長(zhǎng)度的關(guān)系圖
NMOSFET的等效電路如圖3所示,在保證測(cè)試數(shù)據(jù)正確性的基礎(chǔ)上,就可以依據(jù)幾何、溫度、器件物理效應(yīng)等進(jìn)行MOSFET的直流參數(shù)提取。Bsimpro3V3的主要物理模型機(jī)制有:閾值電壓的短溝效應(yīng)模型、閾值電壓的窄溝效應(yīng)模型、溝道的非均勻摻雜效應(yīng)模型、因橫向電場(chǎng)致電遷移衰減效應(yīng)模型、體電荷效應(yīng)模型、載流子速率飽和效應(yīng)模型、DIBL(Drain induced barrier lowering)效應(yīng)模型、CLM(Channel length modulation)效應(yīng)模型、源漏寄生電阻效應(yīng)模型等。
自動(dòng)提取完成后,需要手動(dòng)調(diào)整一些參數(shù)因子,對(duì)實(shí)測(cè)參數(shù)曲線和模型曲線進(jìn)行擬合,使得我們的器件物理參數(shù)能符合物理模型,從而實(shí)現(xiàn)器件和工藝的高度統(tǒng)一,才能提供給設(shè)計(jì)公司,進(jìn)行有針對(duì)、有目的的設(shè)計(jì)。優(yōu)化流程見圖4所示。
模型建立完畢后,需要對(duì)模型參數(shù)的兼容性和重復(fù)性進(jìn)行驗(yàn)證:可檢查模型參數(shù)的范圍,需要保證能滿足有物理意義;可以用一個(gè)或一組器件對(duì)擬合好的模型參數(shù)進(jìn)行檢驗(yàn),檢查結(jié)果是否符合物理特性、具有兼容性和收斂性。檢查是否會(huì)有不連續(xù)性或經(jīng)過(guò)數(shù)學(xué)運(yùn)算后電流是否連續(xù),如果存在的話,將會(huì)導(dǎo)致環(huán)路的不收斂??蓹z查Ids、Gm、和Gds在不同寬長(zhǎng)比MOSFET中的連續(xù)性,用3D圖可以很直觀地檢查不同器件尺寸、不同溫度、不同偏置下的電流分布情況。
圖3 NMOSFET等效電路
圖4 提參優(yōu)化流程
模型驗(yàn)證完畢后,可生成模型參數(shù)結(jié)果、擬合圖形、誤差圖表和模型檢查的報(bào)告。下面截取NMOS特征管演示本次擬合曲線和模型參數(shù)結(jié)果。
圖6 擬合曲線
*
*LotName=LOT_NAME UserName=USER Date=02-14-2001
* Lmin=3 Lmax=50 Wmin=3 Wmax=50
.model NMOS NMOS
+Level= 49
*
* GENERAL PARAMETERS
*
+lmin=3.0e-6 lmax=5.0e-5 wmin=3.0e-6 wmax=5.0e-5
+Tref=27.0
+version =3.2
+Tox= 6.00E-08
+Toxm= 6.00E-08
+Xj= 1.0000000E-07
+Nch= 9.8863780E+15
+lln= 0.2000000
+lwn= 1.0000000
+wln= 1.0002366
+wwn= 0.6586173
+lint= -4.3054710E-09
+ll= 3.9725430E-09
+lw= 0.00
+lwl= 1.6920567E-14
+wint= 7.1871910E-07
+wl= 8.0474090E-14
+ww= -5.5881290E-11
+wwl= 0.00
+Mobmod= 1
+binunit= 2
+xl= 0.00
+xw= 0.00
+Lmlt= 1
+Wmlt= 1
+binflag= 0
+Dwg= 3.9968030E-15
+Dwb= 5.9000000E-08
* DIODE PARAMETERS
+ACM= 0
+ldif=0.00
+hdif=0.00
+rsh= 0
+rd= 0
+rs= 0
+rsc= 0
+rdc= 0
*
* THRESHOLD VOLTAGE PARAMETERS
*
+Vth0= 0.8600000
+K1= 1.0000000
+K2= 4.4500010E-02
+K3= 1.0013580E-03
+Dvt0= 0.2999999
+Dvt1= 0.2300000
+Dvt2= -4.7500000E-02
+Dvt0w= 0.00
+Dvt1w= 0.00
+Dvt2w= -2.5000000E-02
+Nlx= 1.0000004E-08
+W0= 1.7500000E-06
+K3b= -2.2000003
+Ngate= 1.0000000E+30
+Vfb= -0.6684150
*
* MOBILITY PARAMETERS
*
+Vsat= 1.7150000E+05
+Ua= 3.4600000E-09
+Ub= 9.9996440E-22
+Uc= -7.1180010E-13
+Rdsw= 2.5058270E+02
+Prwb= -9.5000010E-04
+Prwg= -9.5000010E-04
+Wr= 0.2784000
+U0= 8.0900000E-02
+A0= 1.0777190
+Keta= -5.2000000E-02
+A1= 9.9999970E-03
+A2= 0.4000000
+Ags= 9.0000000E-02+B0= 4.0000030E-07
+B1= 9.5000000E-08
*
* SUBTHRESHOLD CURRENT PARAMETERS*
+Voff= -0.1341194
+NFactor= 1.5615524
+Cit= -1.0000000E-04
+Cdsc= -1.0000000E-04
+Cdscb= 3.5189840E-05
+Cdscd= -9.9996030E-07
+Eta0= 2.2351742E-08
+Etab= 0.00
+Dsub= 0.2400000
*
* ROUT PARAMETERS
*
+Pclm= 7.8000000
+Pdiblc1= 0.00
+Pdiblc2= 5.9300600E-04
+Pdiblcb= -1.0000000E-03
+Drout= 0.9908958
+Pscbe1= 1.0000000E+08
+Pscbe2= 5.0656260E-07
+Pvag= 4.8000000
+Delta= 1.0000000E-02
+Alpha0= 0.00
+Alpha1= 0.00
+Beta0= 30.0000000
至此完成了本次3.0 μm模型擬合,后續(xù)將再對(duì)參數(shù)的合理性進(jìn)行必要的驗(yàn)證。通過(guò)該模型的建立,很好地解決了3.0 μm工藝和設(shè)計(jì)之間的接口問題,使設(shè)計(jì)公司可以依據(jù)該器件模型進(jìn)行電路的設(shè)計(jì)而不會(huì)出現(xiàn)工藝上的偏離,保證了一次成功率。
[1]Michael Smith.ASICs.1997.
[2]黃振崗,譯.MOS場(chǎng)效應(yīng)晶體管的應(yīng)用[M].北京:人民郵電出版社,1982.62.