基于亞閾運(yùn)算放大器的動(dòng)態(tài)鎖存比較器設(shè)計(jì)

張玲

[摘 要] 基于預(yù)放大鎖存理論，提出一種低電壓低功耗動(dòng)態(tài)鎖存比較器。與傳統(tǒng)比較器不同，該比較器采用了亞閾運(yùn)算放大器結(jié)構(gòu)作為前置放大器以實(shí)現(xiàn)低電壓低功耗。結(jié)果表明當(dāng)工作于1.2V電源電壓、500kHz的時(shí)鐘下，精度可達(dá)1 mV，功耗僅為16.45 μW。該電路可應(yīng)用在低功耗流水線式ADC電路中。

[關(guān) 鍵 詞] 動(dòng)態(tài)鎖存比較器；前置放大器；亞閾運(yùn)算放大器

[中圖分類號(hào)] G712 [文獻(xiàn)標(biāo)志碼] A [文章編號(hào)] 2096-0603（2017）13-0179-01

一、引言

隨著現(xiàn)代通信技術(shù)的廣泛應(yīng)用，高速低功耗的電子設(shè)備成為市場主流，這些設(shè)備都依賴于高性能的模數(shù)轉(zhuǎn)換器（ADC），特別是對(duì)功耗的要求越來越高，低功耗ADC成為決定設(shè)備性能的關(guān)鍵因素。而模數(shù)轉(zhuǎn)換器中比較器是重要模塊，其精度、功耗和速度等指標(biāo)對(duì)整個(gè)ADC的性能有重要的影響[1]。

這里設(shè)計(jì)了一種新型低電壓低功耗動(dòng)態(tài)鎖存比較器。與傳統(tǒng)的比較器相比，由于采用亞閾運(yùn)算放大器作為前置放大器，極大地降低了整個(gè)電路的功耗。

二、比較器的結(jié)構(gòu)設(shè)計(jì)

為了實(shí)現(xiàn)電路的低功耗，使電路中的MOSFET工作在亞閾區(qū)[2]。比較器采用動(dòng)態(tài)鎖存結(jié)構(gòu)，它由三級(jí)電路構(gòu)成，第一級(jí)是前置放大器，第二級(jí)是動(dòng)態(tài)鎖存器，第三極是輸出鎖存器。原理框圖如圖1所示。

（一）前置放大器

前置放大器的作用有兩個(gè)：一是放大輸入信號(hào)，降低動(dòng)態(tài)鎖存器的比較時(shí)間，同時(shí)降低總體延時(shí)；二是放大輸入信號(hào)差，減小比較器失調(diào)電壓的影響。

（二）動(dòng)態(tài)鎖存器

本次設(shè)計(jì)的鎖存器采用動(dòng)態(tài)鎖存器結(jié)構(gòu)。動(dòng)態(tài)鎖存器優(yōu)于靜態(tài)鎖存器的特點(diǎn)是電路瞬間功耗低，直流功耗近乎為零，并且電路面積小，但動(dòng)態(tài)鎖存器需要時(shí)鐘控制信號(hào)。圖3為動(dòng)態(tài)鎖存器的原理圖。

（三）輸出鎖存器

輸出鎖存器其實(shí)是一個(gè)帶使能端的RS鎖存器，其結(jié)構(gòu)如圖4所示。當(dāng)使能端CLK1=0時(shí)，輸出鎖存器接收動(dòng)態(tài)鎖存器的輸出結(jié)果；而當(dāng)CLK1=1時(shí)，輸出鎖存器對(duì)當(dāng)前輸入狀態(tài)進(jìn)行鎖存并輸出。

三、電路仿真

為了驗(yàn)證設(shè)計(jì)效果，利用Synopsys Hspice軟件，在電源電壓為1.2V下，采用TSMC 0.18μm工藝模型對(duì)上面設(shè)計(jì)的動(dòng)態(tài)鎖存比較器進(jìn)行仿真。

四、結(jié)論

基于預(yù)放大鎖存理論設(shè)計(jì)一種三級(jí)動(dòng)態(tài)鎖存比較器，每一級(jí)的電路結(jié)構(gòu)簡單，并且利用MOSFET亞閾區(qū)特性實(shí)現(xiàn)低電壓、低功耗的要求。在TSMC 0.18μm CMOS工藝模型下，采用Synopsys Hspice對(duì)電路進(jìn)行模擬，結(jié)果表明在500 kHz的時(shí)鐘下，比較精度可達(dá)到1 mV，功耗為16.45 μW。該電路可以應(yīng)用在低功耗流水線ADC電路中。

參考文獻(xiàn)：

[1]黃智偉.低功耗系統(tǒng)設(shè)計(jì)：原理、器件與電路[M].北京：電子工業(yè)出版社，2011.

[2]段吉海，覃宇飛，潘磊.高速CMOS鐘控比較器的設(shè)計(jì)[J].電子器件，2010（2）：158-161.