黃金鳳

摘要：該文通過本科教學應用型人才培養(yǎng)目標，針對FPGA這門課程，將理論和實踐結(jié)合起來，從軟件平臺和硬件內(nèi)部結(jié)構(gòu)相結(jié)合的方式對課程進行了教學探索。

關(guān)鍵詞：應用型人才培養(yǎng);FPGA;教學探索

中圖分類號：TP311? ? ? ? 文獻標識碼：A? ? ? ? 文章編號：1009-3044（2019）01-0138-03

對于普通高校電子與通信專業(yè)的學生，F(xiàn)PGA課程是實踐應用性非常強的一門課程，不但涉及數(shù)字邏輯電路的相關(guān)知識，還涉及現(xiàn)代電子系統(tǒng)設(shè)計的相關(guān)知識，需要掌握軟件平臺的設(shè)計、硬件內(nèi)部結(jié)構(gòu)和外圍電路的設(shè)計，理論教學和實踐教學的偏重性，使教學施用于學生產(chǎn)生的結(jié)果有所不同，如何使學生既能掌握理論知識，又能將理論知識應用到實踐中去，通過實踐應用又能更好地鞏固理論知識，這個問題關(guān)乎到了FPGA課程的教學模式。傳統(tǒng)的教學是側(cè)重軟件的使用和硬件描述語言的編寫這兩方面，這種教學模式使學生加強了軟件算法編程思維，而忽視了硬件電路設(shè)計思維。學生即使很好地掌握了硬件描述語言編寫，但對于硬件電路需要考慮的延遲、功耗、電氣連接等方面知之甚少，編寫的代碼有的綜合優(yōu)化過程出問題，有的適配、布局布線過程出問題，有的時序約束不可測，有的電氣連接不標準等。所以在很好掌握硬件描述語言編程的同時，學生要結(jié)合可編程邏輯器件內(nèi)部結(jié)構(gòu)來看綜合優(yōu)化過程，適配、布局布線過程是否合理。本論文針對傳統(tǒng)教學方式的不足，從軟件平臺和硬件內(nèi)部結(jié)構(gòu)相結(jié)合的方式對課程進行了教學改革方面的探索。

2 軟件平臺和硬件內(nèi)部結(jié)構(gòu)相結(jié)合

2.1 軟件平臺介紹

目前，可編程邏輯器件CPLD/FPGA的供應廠商主要有四家，Altera、Xilinx、Lattice和Actel公司，每一個供應廠商都有各自的軟件開發(fā)工具，如Altera公司的Quartus II，Xilinx公司的ISE，Actel公司的libero。針對各所學校采購的CPLD/FPGA型號不一樣，可以選用相應的軟件開發(fā)工具進行設(shè)計。由于我院采購的是Altera公司的FPGA芯片，所以學生應利用Quartus II軟件進行電子系統(tǒng)設(shè)計。

Quartus II是進行電子系統(tǒng)設(shè)計的集成開發(fā)軟件，里面集成了設(shè)計輸入所需的編輯器，設(shè)計處理所需的綜合器、適配器、布局布線優(yōu)化器、時序分析器、仿真器、編程下載器等多種軟件，通過這些軟件相互結(jié)合使用，可以實現(xiàn)電子系統(tǒng)設(shè)計的自動化。 圖1所示的是利用Quartus II軟件對PLD進行設(shè)計開發(fā)的流程圖。

第一步，分析當前的設(shè)計任務要求，針對電路系統(tǒng)的功能、復雜程度及一些性能參數(shù)，選擇合適的設(shè)計方法，器件資源等準備工作。

第二步，選擇適合的設(shè)計輸入方式，如畫電路原理圖的方式，用HDL描述電路方式，或者各種方式相互結(jié)合。

第三步，對設(shè)計的電路系統(tǒng)進行處理，如綜合、適配、布局布線優(yōu)化等操作。

第四步，可以對設(shè)計的電路系統(tǒng)進行功能仿真和時序仿真。

第五步，對設(shè)計的電路系統(tǒng)進行編程下載及硬件測試。

在設(shè)計過程中，如果出現(xiàn)錯誤，則需要重新回到設(shè)計輸入階段，在改正錯誤或調(diào)整電路后重復上述過程。

2.2 FPGA硬件內(nèi)部結(jié)構(gòu)

FPGA的內(nèi)部結(jié)構(gòu)如圖2所示，都包含以下3個部分，芯片四周引腳端的可編程I/O單元，內(nèi)部主體區(qū)域的可編程LE，每個單元間的局部可編程連線，有些芯片內(nèi)部還可嵌入專用存儲塊RAM，內(nèi)嵌功能單元和專用硬核等，可編程LE內(nèi)部結(jié)構(gòu)如圖3所示，主要由一個有四個輸入端的SRAM 加上D觸發(fā)器構(gòu)成。

2.3 采用軟件平臺和硬件內(nèi)部結(jié)構(gòu)相結(jié)合的方式進行教學

關(guān)于通過軟件平臺進行PLD設(shè)計開發(fā)過程在前面已經(jīng)闡述過，第一步通過任務分析進行設(shè)計輸入，輸入方式通常有原理圖和HDL文本輸入兩種，原理圖輸入方式比較直觀，電路內(nèi)部結(jié)構(gòu)一目了然，然而HDL文本輸入方式就比較抽象，和軟件編程語言類似，也有語法規(guī)則、編程格式等需要注意的，如何正確地編寫成可綜合、適配的硬件電路結(jié)構(gòu)，需要教師在課堂教學上改進教學模式，以幫助學生更好的理解HDL語言。對于組合邏輯電路，輸出信號的變化隨著輸入信號的改變而改變，且不具有值存儲功能，在編寫時各種信號相互之間的邏輯關(guān)系運算符可以看成是各種邏輯門互相連接，例如賦值語句y = ～s & a | s & b，其中的運算符“～、&、|”可以理解為“非門、與門、或門”。對于時序邏輯電路，輸出信號具有值存儲功能，在HDL描述時需要加入時鐘信號，清零或置位信號，硬件電路結(jié)構(gòu)里需要用到觸發(fā)器，而觸發(fā)器需要時鐘信號來控制。

第二步，對設(shè)計輸入文件進行編譯，包括綜合和適配、布局布線優(yōu)化，在講解綜合器的作用時，可以通過Quartus II軟件中的Netlist Viewers觀看綜合得到的硬件電路結(jié)構(gòu)。例如三人投票表決器設(shè)計實驗，用HDL描述電路如下所示：

module bj3（a，b，c，l1，l2）; //a，b，表示投票的三人，l1表示通過，l2表示不通過（少于2人投票）

input a，b，c;

output? l1，l2;

assign l1=（a&b）|（b&c）|（c&a）|（a&b&c）;

assign l2=～l1;

endmodule

HDL描述的電路比較抽象，將抽象的描述語言轉(zhuǎn)化成具有內(nèi)部結(jié)構(gòu)的電路就是綜合器的主要作用，通過Netlist Viewers查看電路內(nèi)部結(jié)構(gòu)如圖2所示：

從圖2中可以看出，HDL中的位運算符綜合成了電路的各個邏輯門，在軟件學習過程中，教師可以通過這種舉例的方式直觀地讓學生感受到，綜合器的作用。

第三步，對綜合得到的網(wǎng)表文件進行適配，適配器的主要作用是將電路與目標器件FPGA中的可編程單元進行映射，通過FPGA 生成實際的硬件電路。在實際講授過程中，我們可以通過Quartus II軟件中的Chip planner觀看適配結(jié)果，仍以三人投票表決器設(shè)計為例，在Chip planner觀察窗口，可以看到實際的FPGA內(nèi)部硬件結(jié)構(gòu)，如圖3所示，F(xiàn)PGA型號選用Cyclone系列的EP1C12Q240C8，圖3和圖1所示的FPGA 內(nèi)部結(jié)構(gòu)劃分類似，其中該例子中的輸入、輸出管腳在可編程I/O單元區(qū)域用深棕色標出，三人投票表決器邏輯值用邏輯單元中的查找表存儲，占用的LE單元用深藍色標出。通過放大按鈕，可以清楚地看到電路資源分配情況，如圖4和圖5 所示。

從適配后電路資源分配情況，可以更清楚地掌握FPGA內(nèi)部結(jié)構(gòu)，從而更好地理解可編程邏輯器件的編程原理。

通過軟件平臺和硬件內(nèi)部結(jié)構(gòu)相結(jié)合的方式進行教學，學生更容易理解硬件描述語言的本質(zhì)，綜合器和適配器真正的作用，他們都是為了配合可編程邏輯器件內(nèi)部結(jié)構(gòu)而使用的工具。

3 結(jié)語

FPGA課程是實踐應用性非常強的一門課程，雖然大部分工作都是在軟件開發(fā)設(shè)計這塊，但是如果對可編程邏輯器件內(nèi)部結(jié)構(gòu)不了解，數(shù)字電路基本原理不清楚，軟件開發(fā)設(shè)計這塊就會遇到很多問題。如何有效地將軟件平臺和硬件電路結(jié)構(gòu)結(jié)合起來，使學生高屋建瓴地進行電子系統(tǒng)設(shè)計，需要教師對于這門課程的教學不斷的探索、改進。

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