王佳陽， 董哲康， 紀曉悅， 胡小方， 周廣東， 齊冬蓮1，，5

1.杭州電子科技大學 電子信息學院， 杭州 310018； 2.浙江大學 電氣工程學院， 杭州 310027； 3.浙江省裝備電子重點實驗室， 杭州 310018； 4.西南大學 人工智能學院， 重慶 400715； 5.海南浙江大學研究院， 海南 三亞 572025

目前大部分現(xiàn)代智能計算系統(tǒng)都是基于馮諾依曼架構[1]設計的， 在該結構中數(shù)據(jù)的處理和存儲是分離的， 伴隨著巨大的能量消耗[2-4]． 近年來， 隨著科學技術的不斷發(fā)展與進步， 受腦啟發(fā)的神經形態(tài)系統(tǒng)[5]這一新型信息處理系統(tǒng)的出現(xiàn)為解決馮諾依曼瓶頸提供了很大的可能性． 神經形態(tài)系統(tǒng)具有高度的并行計算能力、 極低的功耗并且能夠實現(xiàn)存算一體， 已經逐漸成為了人工智能領域[6]的研究熱點之一[7-9]． 其中， 邏輯電路是神經形態(tài)計算硬件實現(xiàn)的基本計算單元， 對于構建新型神經形態(tài)系統(tǒng)具有重要的意義.

目前實現(xiàn)邏輯電路的方法可以分為三類[10-13]， 即基于傳統(tǒng)元器件實現(xiàn)的邏輯電路、 基于集成芯片實現(xiàn)的邏輯電路以及基于憶阻器實現(xiàn)的邏輯電路． 基于傳統(tǒng)互補金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor Transistor， CMOS)[14]技術和集成芯片構建的邏輯電路在連續(xù)擴展、 電路面積、 功率消耗等方面面臨著嚴峻的挑戰(zhàn)[15-17]． 具有納米尺寸、 電阻可變且非易失、 耗能低等特性的憶阻器， 為構建邏輯電路提供了新的思路． 憶阻器[18]這一新型電路元器件的概念于1971年由蔡少棠教授首次提出， 該器件表示了電荷量和磁通量之間的關系． 2008年， 惠普實驗室首次驗證了實物憶阻器的存在， 并指出其是一個納米級無源的二端電路元器件， 憶阻器的成功制備引起了全球范圍內研究者們的廣泛關注[19]． 隨著憶阻器研究的不斷深入， 憶阻邏輯電路為傳統(tǒng)集成電路技術的發(fā)展提供了新的思路和解決方案， 逐漸成為了構建面向神經形態(tài)系統(tǒng)中邏輯電路的一個熱點研究方向[20-22].

本文的主要結構和框架如下： 在第1部分整理和分析了憶阻邏輯電路中常用的憶阻器模型； 在第2部分對近年來的憶阻邏輯電路進行了詳細的梳理和分析， 并根據(jù)輸入、 輸出邏輯狀態(tài)變量的不同， 將其分為三類， 并對這三類電路的特性進行了對比和分析； 在第3部分， 本文介紹了憶阻邏輯電路在神經形態(tài)系統(tǒng)中的應用現(xiàn)狀； 針對憶阻邏輯電路在操作復雜性和物理實現(xiàn)方面的缺陷， 在第4部分展望了憶阻邏輯電路的發(fā)展方向； 最后， 本文對憶阻邏輯電路及其在神經形態(tài)系統(tǒng)中的應用進行總結． 需要說明的是， 本文全面綜述了面向神經形態(tài)系統(tǒng)的憶阻邏輯電路， 旨在總結當前的發(fā)展趨勢和未來的發(fā)展前景， 希望進一步促進憶阻器在目前建立的邏輯電路架構以及人工智能領域神經形態(tài)系統(tǒng)中的應用.

1 憶阻器模型

憶阻器具有非易失性、 納米尺寸、 低功耗、 與傳統(tǒng)CMOS技術可兼容、 阻值變換快速等特性， 已經廣泛應用在面向神經形態(tài)系統(tǒng)的邏輯電路中． 目前， 該領域一直致力于尋找新的材料和技術制備不同結構、 不同物理機制的憶阻器件． 與此同時， 大量的工作已經投入到憶阻器數(shù)學模型的研究中． 一個準確、 通用、 簡潔的憶阻器數(shù)學模型能夠重現(xiàn)憶阻器所具備的復雜動力學特性， 對于后續(xù)的應用研究至關重要． 目前， 眾多不同類型的憶阻器模型被構建[23-35]， 例如不同材料的憶阻器、 惠普憶阻器、 閾值開關憶阻器、 電壓閾值自適應憶阻器、 擴散型憶阻器、 單極性憶阻器等等.

憶阻器通常由金屬-絕緣體-金屬(metal-insulator-metal， MIM)結構制成， 大多新型材料具有環(huán)境穩(wěn)定性、 合適的能帶結構和高導電性， 故新型材料制備的憶阻器在邏輯電路的構建中具有很高的應用潛力． Pt/W/Ta2O5/Pt/Ti/SiO2/Si[23]， Au/Pt/TiO2/Pt/Ti/Au/Pt/TiO2/Pt/Ti[24]， Pd/Bi2O2Se/Pd[25]， Pt/ZnO/Pt[26]， Ta/TaOx/Pt[27]， Pt/Ta/Ta2O5/Pt/Ti[28]， Pt/HfO2/TiN[29]， Pt/Ta2O5/W/Pt[30]等材料制備的憶阻器都已在憶阻邏輯電路中驗證了模型的合理性， 圖1展示了新型材料Pd/Bi2O2Se/Pd制備的憶阻器示意圖.

圖1 新型材料Pd/Bi2O2Se/Pd制備的憶阻器模型

雖然由新型材料制備的憶阻器具有獨特的物理和電子特性， 但是憶阻器的成功制備存在一定的技術壁壘， 且基于憶阻器構建的邏輯電路對憶阻器的一致性和穩(wěn)定性要求較高， 構建具有實物憶阻器電氣特性的憶阻器數(shù)學模型至關重要.

2008年， 惠普實驗室提出了一個Pt/TiO2/Pt結構的憶阻器模型[19](圖2)． 該模型將兩層納米級的二氧化鈦薄膜夾在兩個鉑片電極之間， 其中一層TiO2薄膜沒有氧空位， 另一層薄膜中為缺失氧原子的TiO2-x層(摻雜層)， 憶阻器的阻值是這兩層薄膜阻值的總和． 由于通過薄膜的電荷量和電荷方向的不同， 摻雜層的氧空位會發(fā)生離子遷移， 兩層薄膜的厚度會發(fā)生變化， 從而改變憶阻器的電阻狀態(tài)． 定義憶阻器的高阻態(tài)阻值和低阻態(tài)阻值分別為Roff和Ron； 定義未摻雜薄膜端為憶阻器的正極， 摻雜層薄膜端為負極． 當在憶阻器的正極施加高電平時， 憶阻值減少， 反之， 憶阻值增加． 當離子線性遷移時， 模型的阻值M(x)定義為：

圖2 Pt/TiO2/Pt憶阻器模型

M(x)=Ron·x+Roff·(1-x)

(1)

(2)

(3)

其中：D為憶阻結構中兩層薄膜的總厚度，w為摻雜層的厚度，x為摻雜層在兩層薄膜中的占比，μv為內部離子漂移的平均速度，i為通過該憶阻器的電流.

在納米級器件中， 極小的電壓就可以產生巨大的電場， 并在離子遷移過程中出現(xiàn)顯著的非線性特征． 離子的非線性漂移在兩層薄膜的邊界處特別明顯， 遷移速度逐漸減少至零． 考慮到狀態(tài)變量x的值應該限制在區(qū)間[0，D]中， 為了模擬非線性離子遷移現(xiàn)象， 在線性離子遷移模型的基礎上引入特殊的窗函數(shù)f(x)可以得到對應的憶阻器非線性離子遷移模型． 相較于線性離子遷移模型， 該模型除狀態(tài)變量x的變化趨勢發(fā)生改變(見式(4))， 其余狀態(tài)方程均相同.

(4)

文獻[31]基于量子力學遂穿現(xiàn)象， 提出了耦合歐姆-隧穿憶阻器模型， 也稱閾值開關模型 (Threshold Switch Model)． 該模型的等效電路如圖3所示， 圖中的R表示歐姆阻值，Rt表示憶阻值，L表示隧道勢壘的寬度． 該憶阻器模型的阻值定義為：

圖3 耦合歐姆—隧穿憶阻器模型

(5)

(6)

其中：L表示隧道勢壘的寬度；f0，κ為該模型的擬合參數(shù)；r表示一個與電壓有關的參數(shù).

閾值自適應模型[32](threshold adaptive memristor， TEAM)是一種基于電流閾值的憶阻器模型， 即憶阻器的阻值是否變化取決于流經憶阻器的實時電流值與電流閾值之間的關系． 然而， 在大部分基于憶阻器的邏輯電路設計中， 基于電壓閾值的憶阻器模型應用更廣泛． 基于此， 文獻[33]引入電壓閾值自適應模型(voltage threshold adaptive memristor， VTEAM)， 該模型允許通過調整模型的參數(shù)來模擬各種憶阻器的行為． 該模型中的憶阻器阻值定義為

(7)

式中：Roff和Ron分別為憶阻值的極大和極小值，xoff和xon分別為憶阻器內部狀態(tài)變量x的上下邊界值.

VTEAM模型區(qū)別于HP憶阻模型的一個顯著特性是具有閾值特性， 憶阻器的阻值切換速度更快． 當施加于憶阻器兩端的電壓為正負閾值之間的數(shù)值， 憶阻值不發(fā)生變化． 而施加的電壓超過正電壓閾值， 憶阻值增加． 相反， 若施加的電壓低于負電壓閾值， 憶阻值減少． 該模型結構簡單、 具有閾值特性、 準確度高， 還有一定的通用性， 為憶阻邏輯電路的設計提供了新的思路.

對于非易失性憶阻器， 在不施加偏置電壓時， 可以保持在原來的阻值狀態(tài)． 然而， 在去除偏置電壓時， 若此前易失性憶阻器處于低阻值狀態(tài)， 其會在納秒到毫秒的時間內自發(fā)地從低阻值狀態(tài)回到高阻值狀態(tài)． 數(shù)字型易失性憶阻器(擴散型憶阻器)是構建邏輯電路的理想選擇， 不但具有很高的開關比， 可以在低至納秒的時間內完成電阻切換， 還具有良好的可擴展性， 基于擴散型憶阻器進行內存中計算的可能性已經被證明[34]． 但數(shù)字型易失性憶阻器需要一個電源來存儲信息， 故其構建的邏輯電路會比基于非易失性憶阻器構建的電路復雜.

雙極性憶阻器具有阻值快速切換特性與閾值特性， 為其實現(xiàn)憶阻邏輯電路提供了天然的條件． 目前， 大量基于憶阻器的邏輯電路設計方案采用雙極性憶阻器模擬不同的邏輯功能[19，23-34]． 不同于基于雙極性憶阻器的邏輯電路， 單極性憶阻器有著很高的開關比和極高的集成度， 并且該憶阻器僅僅與施加的電壓大小有關， 只需要一個極性的電壓[35]， 能夠有效降低外圍電路的復雜度． 另外， 單極性憶阻器更容易并入存儲器陣列中， 進而實現(xiàn)功能復雜的邏輯電路.

針對以上介紹的憶阻器模型進行整理和分析， 并將得到的結果整理于表1：

表1 憶阻器模型匯總

從表1可以發(fā)現(xiàn)基于Pt/TiO2/Pt材料構建的惠普憶阻器模型簡單， 然而其沒有閾值特性， 阻值的狀態(tài)易受到外界的干擾， 抗干擾能力較弱． 但是， 惠普憶阻器實現(xiàn)阻值的轉換對施加電壓的大小沒有太高的要求， 故其在憶阻器/CMOS混合構建的邏輯電路中應用廣泛． 表1中應用于數(shù)字邏輯電路的憶阻器模型多為雙極性， 與單極性憶阻器相比， 電阻的開關能發(fā)生在較低的電壓條件下． 根據(jù)表1， 可以看出大多數(shù)憶阻器模型都具有閾值特性， 且將電壓作為閾值的憶阻器模型占大多數(shù)， 值得注意的是， 表中提及的TEAM模型為電流閾值模型． 憶阻器具有的閾值特性能夠保證憶阻器具有良好的開關特性， 這是其能否在數(shù)字邏輯電路中得到較好應用的關鍵特性． 此外， TEAM模型和VTEAM模型相對精確度較高， 也被廣泛應用于實現(xiàn)憶阻邏輯電路.

2 憶阻邏輯電路與特性分析

憶阻器憑借良好的開關特性被廣泛應用于邏輯電路． 基于憶阻器的邏輯電路不僅能夠實現(xiàn)布爾邏輯、 實質蘊涵邏輯， 還能實現(xiàn)攜帶信息量更多、 運算效率更高的三值邏輯電路． 基于憶阻器的邏輯電路與傳統(tǒng)的邏輯電路內部的邏輯狀態(tài)變量存在著明顯的差異． 在由晶體管、 集成芯片構建的傳統(tǒng)邏輯電路中， 電壓是唯一邏輯狀態(tài)變量． 輸入端口接入電壓信號， 并在整個信號處理過程以電壓形式進行邏輯運算， 最后輸出也為電壓形式． 而憶阻邏輯電路內部的邏輯狀態(tài)變量除了具有傳統(tǒng)邏輯電路電壓形式外還有兩種不同的表現(xiàn)形式： 一種是電阻作為輸入、 中間運算和輸出結果中的唯一狀態(tài)變量； 另一種是電壓和電阻都作為狀態(tài)變量引入電路的運算.

基于以上分析， 本文將憶阻邏輯電路大致分為三類： 第一類邏輯電路中的輸入、 輸出狀態(tài)變量均為阻值， 定義其為R-R憶阻邏輯電路； 第二類邏輯電路中的輸入、 輸出狀態(tài)變量均為電壓， 定義其為V-V憶阻邏輯電路； 第三類電路中的輸入、 輸出狀態(tài)變量為阻值和電壓的組合， 定義其為V與R組合狀態(tài)變量憶阻邏輯電路． 在此分析這三類憶阻邏輯電路的特性， 為后續(xù)其在神經形態(tài)系統(tǒng)中的應用提供良好的參考.

2.1 憶阻邏輯電路

2.1.1 R-R型憶阻邏輯電路

R-R型憶阻邏輯電路是指使用憶阻值替代傳統(tǒng)邏輯電路中的電平信號來進行邏輯計算的一類電路． 1910年， 《數(shù)學原理》一書提出了4種基本的邏輯運算[36]． 其中的“與”“或”“非”運算被廣泛地應用于計算機系統(tǒng)和集成電路， 這3個基本運算操作能夠形成一個完整的集合． 還有一個被命名為“實質蘊涵(Material implication， IMP)”的運算操作， 由p和q兩個變量構成， 邏輯函數(shù)pIMPq(p→q)的數(shù)學物理含義為“如果p， 那么q”， 用數(shù)字邏輯中的表達式如下：

(8)

惠普實驗室提出了基于憶阻器實現(xiàn)實質蘊涵邏輯的電路(IMPLY)， 該電路的輸入、 輸出邏輯狀態(tài)變量均為憶阻值． 實質蘊涵邏輯操作(IMP)可以由兩個憶阻器和一個電阻器構建的簡單電路實現(xiàn)， 并運用提出的IMP操作和FALSE邏輯[37]操作(總是輸出邏輯“0”)構建了一個二輸入的“與非”門． 圖4為IMP操作的電路圖， 由兩個參數(shù)完全相同的憶阻器P和Q與一個接地負載電阻器RG串聯(lián)構建， 表2為其對應的真值表． 基于該IMP和FALSE操作， 能夠實現(xiàn)不同的布爾邏輯， 具體的實現(xiàn)方法列于表3.

圖4 實現(xiàn)IMP實質蘊涵邏輯的電路示意圖

表2 p IMP q →q′對應的邏輯真值表

表3 基于IMP操作和FALSE操作的不同布爾邏輯實現(xiàn)方法

IMP邏輯操作的實現(xiàn)思路： 對兩個憶阻器施加不同的電壓， 其中施加于P上的電壓為VCOND， 施加于Q上的電壓為VSET， 限定兩個電壓均為負電壓， 且滿足|VP|<|VQ|． 定義憶阻器的極小值Ron(極大值Roff)對應電路中狀態(tài)變量的邏輯“1”(邏輯“0”)， 并規(guī)定電阻器的阻值滿足不等式Ron

IMPLY電路在憶阻邏輯電路中應用廣泛， 但基于IMPLY構建的電路存在一個主要缺陷， 即其需要冗長的周期序列以執(zhí)行不同的邏輯運算． 從性能的角度分析， 電路延時過長． 多次IMP邏輯操作還可能導致錯誤累積從而影響邏輯運算的準確性． 針對IMPLY電路的進一步研究和改進工作大多在文獻[38]提出的電路基礎上進行． 文獻[39]提出了引入變量的互補表示和多輸入運算實現(xiàn)IMP邏輯的新方法， 構建的電路如圖5a所示． 變量的互補表示策略中每個輸入和輸出變量需要兩個憶阻器， 一個存儲變量的值， 另一個存儲其反向值． 多輸入運算時應考慮所使用憶阻器的極大值和極小值的比率足夠大， 以區(qū)分多個并行非導電器件和單個導電器件． 如果輸入被用于并行執(zhí)行多個布爾操作， 每個邏輯門的操作行為將互相影響， 導致結果不準確． 文獻[40]為解決該問題， 提出了一種綜合算法， 并設計了新的沒有扇出問題的邏輯異或門和同或門， 如圖5b所示.

圖5 基于憶阻器實現(xiàn)的IMPLY電路及其改進電路

文獻[27]基于IMPLY電路， 提出了一種新的邏輯電路實現(xiàn)方法， 并構建了雙憶阻器邏輯電路和三憶阻器邏輯電路， 如圖5c所示． 該電路與IMPLY電路最大的區(qū)別為電阻器RG不再接地， 并且在實現(xiàn)不同邏輯函數(shù)時， 需要施加特定的電壓在憶阻器和電阻器上． 文獻[41]中提出了一種憶阻器和CMOS技術兼容實現(xiàn)IMPLY電路的方法， 該電路的輸入為兩個憶阻器P和Q的阻值狀態(tài)， 而輸出的阻值狀態(tài)可以認為是憶阻器Q的最終阻值狀態(tài)， 使得阻值能夠作為輸出傳遞到下一級電路， 構建的電路如圖5d所示． IMPLY電路與交叉陣列兼容， 故很多研究將IMPLY電路集成于交叉陣列中， 如圖5e所示， 在工作憶阻器所在的位線上施加特定的電壓VSET和VCOND， 在子線上串聯(lián)一個接地的電阻器RG.

文獻[42]基于IMPLY電路， 提出了一個新的基于憶阻器的邏輯電路——憶阻器輔助邏輯(Memristor Aided loGIC， MAGIC)， 該電路中輸入、 輸出邏輯狀態(tài)變量均為憶阻值， 定義憶阻器的極小值Ron(極大值Roff)對應電路中狀態(tài)變量的邏輯“1”(邏輯“0”)． 在MAGIC中， 不需要電阻器這一元器件進行分壓操作， 整個電路僅由憶阻器實現(xiàn)． 此外， MAGIC電路中使用不同的憶阻器作為輸入和輸出， 輸出被寫入一個專用的憶阻器， 將輸入和輸出邏輯狀態(tài)變量進行分離， 保護輸入變量不被破壞． 該方法構建的電路還具有結構簡單的特點， 只需要在開關上施加一個特定的電壓就能實現(xiàn)對應的邏輯功能.

基于MAGIC電路構建的基本邏輯門如圖6a所示， 輸入憶阻器Min1和Min2的初始阻值狀態(tài)作為邏輯電路的輸入， 需要事先對憶阻器進行初始化操作， 將這兩個輸入憶阻器與輸出憶阻器Mout串聯(lián)連接， 施加特定的電壓后Mout切換阻值狀態(tài)． 具體地， MAGIC電路的實現(xiàn)分為連續(xù)的兩個階段． 首先將輸出憶阻器的阻值狀態(tài)初始化為特定值， 進一步， 對邏輯電路施加電壓V0． 輸出憶阻器Mout上的電壓取決于輸入和輸出憶阻器的邏輯狀態(tài)． 簡而言之， 輸入憶阻器和輸出憶阻器構成一個分壓器． 當施加在憶阻器兩端的電壓大于其閾值電壓， 輸出憶阻器的邏輯狀態(tài)能夠改變． 相反， 若電壓低于閾值電壓， 輸出憶阻器的阻值將保持在初始狀態(tài).

MAGIC電路結構簡單， 只需要一個控制電壓， 不需要額外的電阻器， 輸入和輸出狀態(tài)存儲在不同的憶阻器中， 且運算過程高效穩(wěn)定， 能夠重復操作． 故基于MAGIC的邏輯電路通用性較強， 目前在該方面的研究很廣泛． 文獻[43]將憶阻器的阻值分為高阻、 中阻、 低阻3個阻值狀態(tài)， 表示邏輯“0”“1”“2”， 基于MAGIC電路設計實現(xiàn)了三值邏輯門電路． MAGIC電路也能夠與交叉陣列兼容， 在輸入憶阻器所在列施加特定電壓， 輸出憶阻器所在列接地， 電路示意圖如圖6b所示， 使用此設計方法在憶阻邏輯電路中應用廣泛.

圖6 基于憶阻器實現(xiàn)的MAGIC電路及其改進電路

文獻[44]基于IMPLY電路， 提出了一個新型邏輯門——憶阻器驅動門(memristors-as-drivers gate， MAD Gate)． 該電路通過感應輸入憶阻器的值， 并將其作為輸出憶阻器的驅動器， 該電路實現(xiàn)的簡單邏輯門例如“與”“或”“非”“與非”“或非”“異或”門等都只有一個邏輯操作的延時， 并且最多只需要3個憶阻器． 以邏輯“與”門為例， 電路圖如圖6c所示． 憶阻器A和B的憶阻值作為輸入邏輯狀態(tài)變量， 輸出邏輯狀態(tài)變量為與開關相連的憶阻器的阻值， 定義憶阻器的極小值Ron(極大值Roff)對應電路中狀態(tài)變量的邏輯“1”(邏輯“0”)． 為保證輸入憶阻器在傳感階段的阻值不發(fā)生變化， 選取比憶阻器的正閾值電壓小的VCOND． 同時為了確保輸出憶阻器的憶阻值能夠發(fā)生改變， 選取比憶阻器的負閾值電壓小的VSET． 若憶阻器A和B的阻值都對應邏輯“0”或者任意一個輸入憶阻器的阻值對應邏輯“0”， 控制開關閉合端的電壓近似于0， 不足以啟動開關， 故輸出憶阻器保持其原始狀態(tài)“0”． 而若A和B均處于低阻值狀態(tài)， 將會開啟與輸出憶阻器相連的開關， 輸出憶阻器的阻值在VSET的影響下減小， 邏輯狀態(tài)轉變?yōu)檫壿嫛?”． 文獻[45]基于MAD設計了一個基于憶阻器的三值邏輯門電路， 電路示意圖如圖6d所示， 開關S1和S2的開閉由端點n的電壓決定， 兩個電流Ireset1和Ireset2被選通并流經輸出憶阻器改變其阻值狀態(tài)， 憶阻器的高阻、 中阻、 低阻分別表示邏輯“0”“1”“2”， 實現(xiàn)了憶阻邏輯電路的多值運算.

2.1.2 V-V型憶阻邏輯電路

基于憶阻器構建的邏輯電路中的輸入、 輸出邏輯狀態(tài)變量除了可以是電阻， 也可以為電壓， 并將輸入輸出變量均為電平信號的電路稱為V-V型憶阻邏輯電路． 文獻[46]中提出邏輯運算可以通過將憶阻器與CMOS技術集成的方法來實現(xiàn)， 提出了一種基于憶阻器/CMOS混合結構的邏輯電路實現(xiàn)方法， 并將其命名為憶阻器比例邏輯(memristor ratioed logic， MRL)． 在這種邏輯電路中， 邏輯運算中的“與”和“或”功能可以通過憶阻器實現(xiàn)， 邏輯運算中的“非”門電路和信號放大功能由CMOS技術構建的反相器實現(xiàn)． 基于MRL結構實現(xiàn)的基本邏輯電路示意圖如圖7所示.

圖7 基于MRL結構實現(xiàn)的基本邏輯電路

不同于IMPLY電路實現(xiàn)的二值邏輯， MRL電路中的輸入輸出邏輯狀態(tài)變量始終為電壓信號， 高電平(低電平)對應電路狀態(tài)變量的邏輯“1”(邏輯“0”)． 將施加在兩個憶阻器上的電壓Vin1和Vin2作為該邏輯電路的輸入變量， 輸出則為兩個憶阻器相連端口的電壓Vout． 邏輯“或”門和邏輯“與”門電路拓撲相同， 均可由兩個極性相反的憶阻器串聯(lián)構建， 如圖7a和圖7b所示． 若在兩個邏輯門電路施加相同的輸入信號(高電平或低電平)， 輸入端口不存在電壓降， 兩個憶阻器之間沒有電流通過， 那么輸出電壓與輸入電壓相同． 然而， 若施加的兩個輸入信號電平相反(一個高電平一個低電平)， 電路中就會存在壓降， 相應地， 電流將會從高電平一端流向低電平一端， 同時憶阻器的阻值狀態(tài)將會在電流的作用下發(fā)生改變， 進而影響輸出電壓Vout的值． 在邏輯“或”門和“與”門的輸出端連接一個CMOS反相器， 即可實現(xiàn)邏輯“或非”門和“與非”門， 如圖7c和圖7d所示． 基于二輸入邏輯“或”門和“與”門的電路結構， 構建了多輸入“或”門和“與”門， 如圖7e和圖7f所示.

在大多基于MRL構建的電路中， 使用CMOS反相器實現(xiàn)邏輯“非”門， 而文獻[47]中使用一個憶阻器和一個CMOS晶體管混合的結構改進了邏輯“非”門， 如圖8a所示， 在一定程度上減少了電路的面積． 文獻[48]通過兩個憶阻器和一個CMOS反相器構建了一個三值邏輯“非”門， 如圖8b所示． 文獻[49-50]基于MRL設計了一個三值邏輯電路， 將作為狀態(tài)變量的電平信號分為三檔， 分別代表邏輯“0”“1”“2”． 其中“與”“或”門的構建與MRL相同， “非”“與非”“與或”門的構建都在輸出端口串聯(lián)了一個憶阻器， 并且在憶阻器的輸入端施加一半的電源電壓， 實現(xiàn)的邏輯“與非”門的電路圖如圖8c所示． 在MRL中， 不同的電路拓撲結構實現(xiàn)了不同的邏輯函數(shù)功能， 整個運算過程不需要額外的初始化操作， 電路的輸出結果與憶阻器的初始狀態(tài)無關， 通用性更好． 例如文獻[51]提出了一個新的憶阻器/CMOS邏輯電路， 可以在同一個電路中實現(xiàn)邏輯“與”“或”“異或”“同或”4種邏輯運算， 如圖8d所示.

圖8 基于憶阻器的MRL改進電路

基于MRL設計的邏輯電路中， 邏輯“非”門的實現(xiàn)方式大多還需要一個CMOS反相器， 故基于該方法構建的邏輯電路相較于純憶阻器構建的邏輯電路， 功耗和面積都更大． 在計算輸出電壓過程中， 盡管滿足不等式Roff?Ron， 仍存在少量的電壓衰減． 但是通過對電路的不斷級聯(lián)， 會導致電壓衰減現(xiàn)象更加明顯， 最終影響邏輯電路的準確性.

文獻[31]提出了一個基于憶阻器的類CMOS電路， 該電路的輸入、 輸出邏輯狀態(tài)變量均為電壓， 也屬于V-V型憶阻邏輯電路． 該電路中使用正向極化憶阻器代替N型晶體管， 用反向極化憶阻器代替P型晶體管． 相應地， 正向極化憶阻器的初始阻值為Ron， 反向極化憶阻器的初始邏輯狀態(tài)為Roff． 若在正向極化憶阻器兩端施加正電壓， 阻值狀態(tài)將不會發(fā)生改變， 若施加的電壓為負電壓， 阻值將會從Ron增大至Roff． 若在反向極化憶阻器兩端施加正電壓， 阻值狀態(tài)將不會發(fā)生改變， 而若施加的電壓為負電壓， 阻值將從Roff減少至Ron． 基于該電路構建的邏輯“非”“與非”“或非”門電路如圖8e所示． 圖中憶阻器顯示為三端器件， 以方便其與CMOS器件比較． 該電路的輸入輸出邏輯狀態(tài)變量均為電壓， 定義輸入信號為正電壓時， 對應邏輯“1”， 輸入信號為負電壓時， 對應邏輯“0”， 定義輸出電壓近似于電源電壓Vdd時， 對應邏輯“1”， 近似于接地電壓Gnd時， 對應邏輯“0”.

以實現(xiàn)的邏輯“非”門為例， 在輸入正電壓時， 兩個憶阻器都將維持其原先的阻值狀態(tài)， 即反向極化憶阻器為高阻值狀態(tài)， 正向極化憶阻器為低阻值狀態(tài)． 根據(jù)電路分壓原理， 輸出的電壓近似為0V， 對應邏輯“0”． 相反地， 若施加的電壓為負電壓， 兩個憶阻器的阻值狀態(tài)都發(fā)生了翻轉， 即反向極化憶阻器的阻值狀態(tài)轉變?yōu)榈妥柚禒顟B(tài)， 正向極化憶阻器的阻值狀態(tài)轉變?yōu)楦咦柚禒顟B(tài)， 輸出的電壓近似表示為電源電壓， 對應邏輯“1”.

2.1.3 V-R/R-V型憶阻邏輯電路

在V-R型憶阻邏輯電路中， 將電壓信號作為邏輯輸入進行邏輯計算， 而計算得到的結果由憶阻器后繼的阻值狀態(tài)作為邏輯輸出． R-V型憶阻邏輯電路是將憶阻器的阻值狀態(tài)作為邏輯輸入， 電路的輸出電壓與參考值進行比較， 得到邏輯輸出結果． 由于輸入輸出邏輯狀態(tài)不統(tǒng)一， 在寫入和讀出相應變量時， 需要采用不同的方法， 在一定程度上增加了設計電路的復雜性， 因此邏輯電路中輸入輸出狀態(tài)變量為不同變量的電路較少.

Akers邏輯陣列[52]是由實現(xiàn)相同邏輯功能的單元互連而成， 每個邏輯單元的輸出被傳輸?shù)较路胶陀覀鹊臄?shù)組， 控制對所有的行輸入高電平(邏輯“1”)， 對所有的列輸入低電平(邏輯“0”)， 電路如圖9a所示． 各個單元實現(xiàn)的邏輯函數(shù)為

(9)

文獻[53]提出了一個基于互補憶阻器結構的Akers邏輯陣列， 該電路由兩個反向串聯(lián)的互補憶阻器(兩個憶阻器的阻值狀態(tài)相反)組成(圖9b)． 該電路的輸入邏輯狀態(tài)變量為憶阻器的阻值， 定義憶阻器的極小值Ron(極大值Roff)對應電路中狀態(tài)變量的邏輯“1”(邏輯“0”)， 在x，y兩端施加特定的電壓后， 輸出為兩個憶阻器相連公共端口的電壓Vf， 定義高電平(低電平)對應邏輯“1”(邏輯“0”)， 該電路屬于R-V型憶阻邏輯電路． 如果憶阻器MZ為高阻值狀態(tài)， 則與MZ相連的電路導通， 施加在y上的電壓作為電路的輸出． 若MZ為低阻值狀態(tài)， 與MZ相連的電路斷開， 而與互補憶阻器相連的電路導通， 施加在x上的電壓作為電路的輸出， 兩個憶阻器相連的公共端口電壓表示為

(10)

進一步， 設計了一個邏輯“異或”門， 該門電路由8個憶阻器構建， 并對每行的最左邊列施加高電平， 并將每列最上方一行接地， 電路如圖9c所示． 電路的實現(xiàn)分為兩個階段： 首先要對電路中的憶阻器進行初始化操作， 即寫入需要輸入的邏輯狀態(tài)變量； 緊接著， 通過施加一個低電平執(zhí)行相應的布爾邏輯函數(shù)． 需要說明的是， 這里使用的低電壓需要確保陣列中的憶阻器阻值狀態(tài)不會發(fā)生改變.

圖9 Akers邏輯陣列及實現(xiàn)方法

文獻[54]提出了一個由憶阻器和開關構建的邏輯電路， 可以通過不同的開關操作實現(xiàn)基本的“與”“或”“非”“與非”“或非”門， 電路圖如圖10所示． 在一個電路中就能實現(xiàn)多個邏輯操作， 大大節(jié)省了電路的面積和功耗， 并且提出的電路不需要進行初始化操作， 減少電路的執(zhí)行時間． 該電路的輸入邏輯狀態(tài)變量為電壓， 定義信號的高電平(低電平)對應電路狀態(tài)變量的邏輯“1”(邏輯“0”)． 輸出邏輯狀態(tài)變量為憶阻值， 定義憶阻器的極小值Ron(極大值Roff)對應電路中狀態(tài)變量的邏輯“1”(邏輯“0”)， 屬于V-R型憶阻邏輯電路類型． 以邏輯“與”門為例做詳細介紹， 上面部分的4個憶阻器為調控憶阻器， 下面的兩個憶阻器為負載電阻， 邏輯“與”門通過將憶阻器M1，M2，Ms2與電壓相連端的開關閉合， 其余憶阻器相連的開關斷開， 定義憶阻器M1和M2的阻值分別為R1和R2，Ms2的阻值遠大于R1和R2， 那么3個憶阻器相連的公共端的電壓為：

(11)

若V1和V2均為高電平(低電平)， 公共端電壓Vs近似等于高電平(低電平)， 產生的電流從Ms2的正極流向負極(負極流向正極)， 其憶阻值減少(增加)， 故輸出的狀態(tài)變量對應邏輯“1”(邏輯“0”)． 若V1為高電平，V2為低電平，M2阻值減少， 公共端電壓Vs近似等于低電平， 輸出邏輯“0”． 類似地， 若V1為低電平，V2為高電平， 輸出“0”.

2.2 憶阻邏輯電路性能對比分析

針對以上的3類憶阻邏輯電路， 本文從組成部分、 計算方式、 邏輯狀態(tài)變量、 寫入/讀取變量外圍電路的復雜度、 能量損耗、 級聯(lián)能力、 延時性7個方面開展對比和分析， 并將結果整理于表4中.

表4 憶阻邏輯電路性能對比

1) R-R 型憶阻邏輯電路

輸入輸出狀態(tài)變量均由憶阻值表示， 有助于構建結構簡單的憶阻存內計算系統(tǒng)． 實現(xiàn)二值邏輯時， 該類型邏輯電路中憶阻器的極大值和極小值分別表示邏輯“0”和邏輯“1”． 實現(xiàn)三值邏輯時， 該類型邏輯電路一般是將憶阻器的阻值分為3檔， 分別對應邏輯“0”“1”“2”或者邏輯“-1”“0”“1”． 該類型的憶阻邏輯電路組成部分簡單， 極大地縮減了電路的規(guī)模， 減少了電路的功耗． 然而， R-R型憶阻邏輯電路的計算方式為串行， 需要設定冗長的時間序列， 極大地增加了邏輯計算的時間成本， 延時性較差． 同時， 該類型電路需要較復雜的外圍電路， 進行寫入/讀取變量的操作.

2)V-V型憶阻邏輯電路

電壓表示輸入輸出的邏輯狀態(tài)變量， 與已經成熟的CMOS技術兼容， 對驅動電路的要求較低． 實現(xiàn)二值邏輯時， 邏輯“0”和邏輯“1”分別由低電平和高電平表示． 實現(xiàn)三值邏輯時， 一般采用3個不同的電壓， 分別對應邏輯“0”“1”“2”或者邏輯“-1”“0”“1”． 該類型的憶阻邏輯電路， 通過直接給操作電壓分配邏輯意義， 消除了R-R型憶阻邏輯電路中將邏輯輸入信號寫入憶阻器的過程， 不需再設計外圍電路進行寫入狀態(tài)變量的操作． 由于該類型電路的輸出邏輯狀態(tài)變量由電壓表示， 級聯(lián)性相較于狀態(tài)變量中有阻值的電路更好， 能夠并行地執(zhí)行邏輯計算． 但輸出電壓是易失性的， 需要額外的存儲單元來存儲邏輯輸出． 除此之外， 該類型的電路較難應用于憶阻器的交叉陣列中， 存在一定的局限性.

3) R-V/V-R型憶阻邏輯電路

輸入輸出狀態(tài)變量為憶阻值和電壓的組合， R-V型憶阻邏輯由電阻輸入和電壓輸出構成， 而V-R型憶阻邏輯電路中的輸入狀態(tài)變量為電壓， 輸出狀態(tài)變量則為憶阻值． 實現(xiàn)二值、 三值邏輯功能， 該類型電路所表示的邏輯值與以上討論的兩類邏輯電路相同． R-V型憶阻邏輯電路同V-V型憶阻邏輯電路的輸出邏輯狀態(tài)變量相同， 是易失性的， 需要設計能夠實現(xiàn)存儲功能的外圍電路． R-V/V-R型組合型邏輯電路的輸入/輸出為憶阻值， 需要設計相應的外圍電路執(zhí)行寫入/讀取變量操作． 這一類型的電路在邏輯迭代計算過程中， 每個計算的電阻(電壓)輸出都必須轉換為下一次計算的電壓(電阻)輸入， 級聯(lián)能力一般， 需要設計外圍電路實現(xiàn)變量的轉換， 極大地增加了運行時間和功耗， 延時性一般.

憶阻器不僅可以作為計算元件， 還可以作為R-R型、 V-R型憶阻邏輯電路中的存儲元件， 它們都是非易失性邏輯， 為開辟非馮諾依曼架構開辟了一條新的路徑． 基于內存存儲的非易失性布爾邏輯門是構成內存計算體系結構的基本和關鍵塊． 對于指定的邏輯操作， R-R型憶阻邏輯電路通常比V-V型、 V-R型和R-V型3種憶阻邏輯電路需要更多的外接設備． 采用相同邏輯配置的R-R型憶阻邏輯電路所實現(xiàn)的操作通常是有限的， 并且施加在憶阻器上的電壓需要特定的時間序列， 存在過于冗長的情況． 除此之外， 邏輯狀態(tài)變量中含有阻值的憶阻邏輯電路在變量的寫入或是讀取過程中， 需要外圍電路對變量進行阻值和電壓的轉換， 此過程在增加了電路面積的同時增大了電路的能量損耗.

可重構邏輯能夠通過改變相同電路拓撲所應用的操作信號來執(zhí)行各種邏輯功能， 提供了高靈活性和內在并行性， 這對于執(zhí)行復雜的計算任務至關重要． R-R型和V-R型憶阻邏輯電路具有較低的可重構性， 級聯(lián)性一般， 通常需要額外的電路進行級聯(lián)， 電路的復雜性會在一定程度上提高． 雖然V-V型憶阻邏輯電路的某些電路需要晶體管元器件， 電路面積較大的同時損耗也會有所提升． 但該類型的憶阻邏輯電路不需要外設的電路進行邏輯狀態(tài)的讀取和寫入工作， 并且該電路的輸出為電壓， 與現(xiàn)有成熟的CMOS技術兼容， 級聯(lián)性能較好， 該類型的電路應用較廣闊.

3 憶阻邏輯電路在神經形態(tài)系統(tǒng)中的應用

神經形態(tài)計算系統(tǒng)中的邏輯運算至關重要， 不同的邏輯功能(包含“與”“或”“非”等基本邏輯門電路和累加器、 比較器等復雜邏輯功能電路)可以用憶阻邏輯電路進行替換， 進一步減少該計算系統(tǒng)的尺寸和能源消耗． 基于文獻[55]， 神經形態(tài)系統(tǒng)中傳統(tǒng)二輸入邏輯“與”門和“或”門的構建需要6個CMOS器件， 如圖11b和圖11d所示． 而基于憶阻器構建的邏輯電路， 只需要兩個憶阻器即能實現(xiàn)二輸入邏輯“與”門和邏輯“或”門， 如圖11a和圖11c所示． 雖然構建一個邏輯門的傳統(tǒng)元器件和憶阻器數(shù)量相差不大， 但神經形態(tài)系統(tǒng)是一個復雜的腦啟發(fā)并行計算系統(tǒng)， 內部含有不計其數(shù)的計算單元． 相比之下， 基于憶阻器構建的邏輯電路使用的元器件的數(shù)量明顯小于傳統(tǒng)方式構建的邏輯電路中使用的器件數(shù)， 在尺寸和能源消耗上具有很大的優(yōu)勢.

圖11 基于憶阻器和CMOS技術構建的邏輯“與”“或”門對比

基于憶阻器的邏輯電路具有小面積、 低功耗、 存算一體、 運算速度快等特性， 不僅能夠實現(xiàn)基本的布爾邏輯、 三值邏輯運算電路， 還能夠實現(xiàn)加法器、 乘法器、 編碼器、 譯碼器、 幅度比較器、 多路調制器、 線性反饋移位寄存器、 觸發(fā)器等不同功能的電路[23，43，56-66]， 在數(shù)字邏輯電路中得到了廣泛的應用(圖12).

圖12 憶阻邏輯電路在數(shù)字邏輯領域中的不同應用

神經形態(tài)系統(tǒng)需要并行處理和分析不同計算單元中的數(shù)據(jù)， 其中邏輯運算模塊是一個基本且關鍵的組成部分， 而憶阻邏輯電路為構建一個運算速度更快、 效率更高、 面積更小的神經形態(tài)系統(tǒng)提供了很大的可能性． 下面介紹了憶阻邏輯電路在聯(lián)想記憶、 情感計算、 模式識別3個方面的潛在應用.

聯(lián)想記憶[67]是神經形態(tài)認知系統(tǒng)的一個重要分支， 也是人類大腦所特有的功能， 通常通過一個感覺信號或兩個及以上感覺信號與一個行為操作的關聯(lián)來實現(xiàn)． 巴甫洛夫條件反射[68]是生物聯(lián)想記憶中最具代表性的學習類型， 設計并實現(xiàn)巴甫洛夫聯(lián)想記憶成為了人工智能領域內的研究熱點， 對研究類腦神經網(wǎng)絡具有重要的意義.

近年來， 有很多工作致力于將憶阻邏輯電路應用于巴甫洛夫聯(lián)想記憶電路中． 文獻[69]設計了一種帶有時滯學習的巴甫洛夫聯(lián)想記憶神經網(wǎng)絡電路， 實現(xiàn)了學習、 遺忘、 快速學習、 慢遺忘、 時滯學習等功能． 文獻[70]提出了一種基于二階條件反射的巴甫洛夫聯(lián)想記憶電路． 該回路可以在初始學習后對條件刺激作出反應， 并實現(xiàn)兩種遺忘功能． 此外， 該回路可以通過條件刺激間接建立條件反射， 而不是直接建立非條件刺激的條件反射． 文獻[71]提出了一種基于憶阻器的全功能巴甫洛夫聯(lián)想記憶電路， 如圖13a所示． 設計的巴甫洛夫聯(lián)想記憶電路為三輸入一輸出電路， 輸入信號分別表示肉、 正常鈴聲和低響度鈴聲， 輸出信號為狗是否分泌唾液， 輸入和輸出的狀態(tài)變量均為電壓， 其中電壓信號的高電平和低電平分別對應邏輯“1”和“0”， 實現(xiàn)了聯(lián)想記憶中的兩類學習過程和3類遺忘過程.

圖13 憶阻邏輯電路在聯(lián)想記憶和情感計算中的應用

文獻[72]提出情感計算的目的是通過賦予計算機識別、 理解、 表達和適應人的情感的能力來建立和諧人機環(huán)境， 并使計算機具有更高的、 全面的智能． 情感計算與巴甫洛夫聯(lián)想記憶有著相似的生理屬性定義， 對構建神經形態(tài)系統(tǒng)具有重要的意義． 許多研究人員已經使用憶阻邏輯電路來實現(xiàn)情緒記憶的模型構建， 實現(xiàn)了對人類情感的簡單模擬， 能夠實現(xiàn)快樂和悲傷這兩種情緒． 另外， 隨著研究的發(fā)展， 根據(jù)信息輸入的狀態(tài)來判斷情緒輸出的狀態(tài)， 實現(xiàn)了情感關聯(lián)學習、 情感形成和情感表達等功能.

文獻[73]提出了一種新的基于憶阻器的神經網(wǎng)絡情緒模型及其電路實現(xiàn)， 該模型中有3個輸入和2個輸出， 聯(lián)想學習和3種遺忘過程共同構成了全功能情緒模型， 設計的情感記憶電路可以調節(jié)學習速率， 為實現(xiàn)人工智能機器人提供了一個新的思路． 文獻[74]提出了一種學習速率可變的情緒模型， 如圖13b所示， 該模型考慮了3種遺忘方式： 只應用無條件刺激， 只應用中性刺激， 無條件刺激和中性刺激都不用． 文獻[75]基于憶阻器仿真實現(xiàn)了情緒與記憶一致性的神經網(wǎng)絡電路． 不同于傳統(tǒng)的記憶或情緒單一的神經網(wǎng)絡， 該電路由記憶模塊、 情緒模塊和聯(lián)想神經元模塊組成(圖13c)， 具有學習、 遺忘、 快速學習、 緩慢遺忘、 精神疲勞、 情緒抑制、 情緒一致性記憶等功能.

憶阻邏輯電路在模式識別[76]和模式分類[77]領域也有應用， 文獻[78]提出了一個由4個晶體管和1個憶阻器構成的阻值雙向調節(jié)電路， 而后結合憶阻邏輯電路對其進行擴展， 構建了蘋果的識別和特征召回電路． 文獻[79]在傳統(tǒng)聯(lián)想記憶的基礎上加入泛化和微分理論， 提出了基于微分和泛化的簡單分類和識別電路， 如圖14a所示． 該電路將對象的特征作為輸入， 將電路的輸出作為分類結果， 實現(xiàn)蘋果和梨的分類和識別的功能． 文獻[80]提出了一種雙模憶阻器橋接突觸電路， 并利用該電路構建多層神經網(wǎng)絡， 結合細胞神經網(wǎng)絡實現(xiàn)機場灰度鳥類圖像的邊緣提取， 實驗結果如圖14b所示.

圖14 憶阻邏輯電路在模式識別和分類領域中的應用

4 展望

憶阻器因其良好的開關特性， 為探索新的邏輯運算范式開辟了一條新的道路， 并為傳統(tǒng)的CMOS電路提供了一個很有前景的替代方案． 并且， 憶阻器具有非易失特性， 即使撤去兩端的電壓， 其阻值也不會發(fā)生改變， 實現(xiàn)了存算一體， 為構建新的非馮諾依曼架構提供了極大的可能． 然而， 目前提出的憶阻邏輯電路在操作復雜性和物理實現(xiàn)方面都存在一些限制， 亟需得到進一步的改進.

1) 如何保證憶阻邏輯電路中模型的一致性和穩(wěn)定性． 在基于憶阻器設計的邏輯電路中， 對于納米級元器件憶阻器的一致性要求極高， 其參數(shù)的微小變化都可能造成較大的計算偏差． 使用校驗方法或者冗余設計的方式可以在一定程度上容忍離散性帶來的誤差， 但會帶來額外的能耗和延時， 削弱基于憶阻器的存內計算的先天優(yōu)勢． 其次， 邏輯計算的精確度也與憶阻器件的穩(wěn)定性有聯(lián)系， 若在調整電路中的憶阻器阻值后， 其阻值發(fā)生偏移， 對于三值邏輯電路， 其輸出結果可能不準確． 由于應用于實際電路中的計算量很大， 需要大規(guī)模高密度的憶阻邏輯電路， 然而減少憶阻存儲單元上的面積可能會導致一致性降低， 這意味著減小面積不是最有效的方法.

2) 如何解決憶阻邏輯電路時間序列冗長問題． 基于憶阻器的邏輯電路因其非易失性， 在進行邏輯運算操作時， 要求在邏輯運算之前不斷地對憶阻器進行初始化操作， 從而容易引起時間序列冗長的問題． 若要將憶阻邏輯電路應用于神經形態(tài)系統(tǒng)， 需要大數(shù)量的憶阻器， 這意味著若每一步驟前都需要初始化， 這將會是一個相當繁瑣的過程． 故如何減少或徹底消除初始化操作是改進憶阻邏輯電路的一個重要環(huán)節(jié)， 也是未來需要研究的一個重要方向． 引入自學習系統(tǒng)， 使得憶阻器能夠實時調整自己的狀態(tài)， 不再需要初始化操作， 或許是未來的一個研究方向； 同時， 研究特定的憶阻值寫入和讀取機制， 也能有效解決時間序列冗長的問題.

3) 如何解決多憶阻邏輯電路的級聯(lián)問題． 目前構建的憶阻邏輯電路大多存在著難以級聯(lián)的問題． 在一個復雜的系統(tǒng)中， 存在著不計其數(shù)的計算單元， 各個單元之間都有些許的聯(lián)系， 若不能解決級聯(lián)問題， 憶阻邏輯電路的發(fā)展將會受到很大的限制． 特別地， 對于輸出邏輯狀態(tài)為阻值的電路， 若在一個電路的輸出后級聯(lián)多個電路， 將會產生扇出問題， 進而導致錯誤結果的輸出． 而對于V-V型邏輯電路， 盡管憶阻器能與傳統(tǒng)CMOS元器件兼容， 兩者之間的自然差異依然存在． 在執(zhí)行級聯(lián)操作時， 由于在負載容量方面的不足， 在不加放大電路的情況下易產生信號退化問題． 如何改進設計已有的邏輯電路， 使得其能夠更好地級聯(lián)， 進而廣泛應用于神經形態(tài)系統(tǒng)， 也是未來我們研究的一個有力著手點.

4) 如何解決交叉陣列結構的憶阻邏輯電路中漏電流問題． 應用于神經形態(tài)系統(tǒng)的憶阻邏輯電路多與交叉陣列相結合， 能夠在一定程度上減少電路的面積． 但交叉陣列存在一個很大的缺陷， 即存在漏電流． 目前存在增大憶阻器阻值， 反串聯(lián)憶阻器， 將憶阻器與二極管、 三極管、 開關結合構成存儲單元等減少漏電流的方法， 但這些方法增加了交叉陣列的讀寫操作步驟， 如何在減少漏電流的同時簡化讀寫操作是未來工作一個很好的切入點.

5) 如何實現(xiàn)可重構、 多值憶阻邏輯電路． 一個計算系統(tǒng)中一般不僅僅是進行單一的邏輯操作， 往往需要根據(jù)不同的需要， 進行靈活的改變以實現(xiàn)邏輯功能． 故基于憶阻器的可重構邏輯電路將會是未來計算系統(tǒng)的一個發(fā)展趨勢， 我們可以加大對該方面的研究， 改進并設計出通用的擁有完整邏輯集的電路． 目前， 憶阻邏輯電路領域的大多數(shù)研究都以二值邏輯為實現(xiàn)目標， 二值憶阻邏輯電路已經趨向于成熟． 然而， 基于憶阻器實現(xiàn)三值邏輯電路的研究相對較少， 三值邏輯相對二值邏輯攜帶了更多的信息量， 并且實現(xiàn)三值邏輯的電路運算速度更快、 面積和體積更小且功耗更低． 對三值邏輯的進一步研究， 為未來探索多值邏輯和模糊邏輯提供了可能.

6) 如何建立憶阻邏輯電路與神經形態(tài)系統(tǒng)的融合機制． 基于憶阻器構建的邏輯計算系統(tǒng)和腦啟發(fā)并行神經形態(tài)計算系統(tǒng)都是很有前途的內存計算體系結構， 目前將憶阻邏輯電路與神經形態(tài)系統(tǒng)相結合的研究相對較少， 大多是用憶阻邏輯電路構建的邏輯門代替神經形態(tài)系統(tǒng)中的傳統(tǒng)邏輯門或是在聯(lián)想記憶方面的一些應用， 在實現(xiàn)信息檢索、 圖像識別、 語音識別等方面的應用仍面臨著挑戰(zhàn)． 因對計算速度和智能信息處理的進一步要求， 迫切需要開發(fā)一種具有高效二進制邏輯和神經形態(tài)計算功能的集成計算體系結構． 未來的主要工作可以是將憶阻邏輯電路應用于神經形態(tài)系統(tǒng)， 設計一些模擬人類大腦的緊湊電路.

5 結論

憶阻器具有非易失性、 納米尺寸、 低功耗、 與傳統(tǒng)CMOS技術兼容、 阻值變換快等特性， 其在邏輯電路中的應用在尺寸和能源消耗方面具備一定的優(yōu)勢， 為探索新的計算范式和架構提供了全新的思路． 邏輯電路是神經形態(tài)計算硬件實現(xiàn)的基本計算單元， 故憶阻邏輯電路對于構建新型神經形態(tài)系統(tǒng)具有重要的意義.

本綜述首先介紹了當前在憶阻邏輯電路中廣泛應用的憶阻器模型． 緊接著， 介紹了近年來流行的憶阻邏輯電路， 并根據(jù)電路的輸入輸出邏輯狀態(tài)變量的不同， 將憶阻邏輯電路分為R-R型、 V-V型、 R-V/V-R型憶阻邏輯電路3類． 從這3類電路的組成部分、 計算方式、 邏輯狀態(tài)變量、 寫入/讀取變量外圍電路的復雜度、 能量損耗、 級聯(lián)能力、 延時性7個方面， 進一步討論了各類憶阻邏輯電路的優(yōu)缺點． 其中， 電路的組成部分和延時性是衡量邏輯電路質量的重要指標， 電路的延時性能取決于操作脈沖的數(shù)量， 而電路的組成部分中憶阻器的數(shù)量和晶體管的數(shù)量決定了電路的尺寸和能耗． 由于V-V型憶阻邏輯電路的輸入輸出狀態(tài)變量都為電壓， 在進行寫入和讀取變量操作時不需要再設計額外的電路． 該類型的電路對驅動電路的要求最低， 不需要設定冗長的時間序列， 并且其與已經成熟的CMOS技術兼容， 級聯(lián)性相較于狀態(tài)變量中有阻值的電路更好， 故目前該類型的電路的應用最廣泛． 本文討論了憶阻邏輯電路在聯(lián)想記憶、 情感計算、 模式識別3個神經形態(tài)系統(tǒng)領域中的潛在應用． 憶阻邏輯電路可以替代神經形態(tài)系統(tǒng)中的傳統(tǒng)邏輯電路， 能夠在一定程度上減少電路的面積與功耗， 具有廣闊的發(fā)展前景． 最后， 針對憶阻邏輯電路在操作復雜性和物理實現(xiàn)方面的缺陷， 本文總結并展望了憶阻邏輯電路及其應用于神經形態(tài)系統(tǒng)的發(fā)展方向.